Stephen P. DeOrnellas, Alferd Cofer, Tegal Corp., Petaluma, California

先進記憶晶片,諸如鐵電隨機存取記憶體(FeRAM)和十億位元的動態隨機存取記憶體(DRAM)等所採用的新型材料非常難蝕刻，較佳的製程控制往往有賴於蝕刻製程中物理作用和化學作用相互配合。目前已證實可以利用低壓，能量密集(energetic)電漿蝕刻鋯鈦酸鉛(PZT)，鈦酸鋇鍶(BST)鍶鉍鉭氧化物(SBT)，鉑(Pt)，銥(Ir)和二氧化銥(IrO2)等薄膜。

最近20年，半導體工業中的量產材料經歷了一次重要的變化。傳統的半導體元件是採用矽，矽化物和鋁合金等製成。為因應下一世代的FeRAM，DRAM及嵌入式記憶元件的發展而出現了另一組新的材料。這組新的材料完全不同於現今正在發展的銅雙鑲嵌結構（加上低介電質材料）。其特點乃是具高介電常數諸如鋯鈦酸鉛（PZT），鈦酸鋇鍶（BST）鍶鉍鉭氧化物（SBT）等，主要是為了滿足先進記憶元件須具有較高電容/面積比的需求而被採用。而採用鉑、銥、釕等貴金屬作為電容結構中的電極，則是為了提升使用期限和維持高介電質薄膜的完整性。
FeRAM通常使用鋯鈦酸鉛和鍶鉍鉭氧化物（有時被以"Y1”稱之）等鐵電材料。鐵電材料在鈣鈦礦晶體結構中，獨特的保存它的”記憶”而不需要電力。鈣鈦礦結構在接近單一晶胞中心的原子，可以被兩個穩定位置中的任一方所偏轉，導致一淨極化向量而可以儲存二維的資料。圖一為早期的鐵電隨機存取記憶體元件結構，其是由萊創（Ramtron）公司所生產，用於遊戲卡匣，特點是可以不用電池仍能保有原來的記憶。
#F#圖一：用於FeRAM元件中的鐵電電容結構之掃描式電子顯微鏡（SEM）影像。（萊創公司所提供的照片）
在記憶元件中的電容結構，控制了讀/寫速度，資料儲存期限，元件佈局以及容量密度。製造商發展的0.11～ 0.35微米元件必須能夠在製程上控制線寬臨界值（CD）到±0.02微米。並能保證蝕刻側壁剖面垂直度(profile)大於80°且無側壁殘留。傳統的高密度蝕刻系統已經無法對付這種新材料，因為這種材料的蝕刻產物不具揮發性，導致系統無法帶走。要定義出這些薄膜的圖形有賴新的蝕刻製程和設備。我們需要對晶圓上的電漿物理有較佳的控制。而一種具多頻，多電極，高傳導性反應室的組合，可以提供控制這些非揮發物質的蝕刻需求。
#P#FeRAM的材料和元件結構
FeRAM使用PZT（PbZr1-xTixO3）或SBT（SrBi2Ta2O9）當作介電層。PZT和SBT具有高的介電常數分別是大約1400和400。鉑（platinum），銥（iridium），和二氧化銥（iridium oxide）則可以被用來當作電容的電極層。
最近的發展指出在介電層和電極之間加入一層阻障，可改善鐵電電容的電荷儲存期限。氧從介電層擴散到電極會降低材料的介電常數和電容的資料儲存期限。考慮將二氧化銥（iridium oxide）和鍶釕氧化物（strontium ruthenium oxide）這兩種材料用作阻障層。
典型的FeRAM結構是在上下電極中夾一層高介電質鐵電材料。電極層是利用濺鍍法沉積，介電層則是藉由多種不同的製程沉積（如溶膠凝膠法（sol gel），物理氣相沉積（PVD），化學氣相沉積（CVD））。FeRAM製程在蝕刻前通常需要沉積這三層薄膜，接下去的典型製程就是圖形化和蝕刻三層堆疊的每一層薄膜。
FeRAM元件需要乾淨的蝕刻製程，且所留下的側壁剖面垂直度要大於70°。對於64和256千位元FeRAM的構造大小是在2.0～3.0微米的等級。1～4百萬位元較大的FeRAM，其構造大小約在0.5微米。這些較大的FeRAM元件將需要一項發展成功的蝕刻製程，以控制好線寬並且無殘留。增加容量密度致使要防止上層金屬蝕刻殘留的製程變得更加難以控制。如果電漿蝕刻後仍有側壁殘留，將導致元件的短路。
針對完整的FeRAM元件，上層電極的面積定義了作用面積和有效電容，公式如下：
#F#公式1
C代表電容，ｋ代表相對介電常數，εｏ表示真空中的介電常數（ 8.85 x 10-3凡法拉/公分），A和T分別表示電容的面積和厚度〔1〕。（譯註：凡法拉＝10-15法拉）
線寬和剖面垂直度只有在FeRAM的上電極才具有決定性。不同的剖面垂直度對於介電層和下電極均不會造成電容的影響。然而，增加容量密度卻可以驅使介電層和下電極的線寬和剖面垂直度規格更加嚴格。FeRAM最初的佈局包含多排電容搭配一共用介電層和下電極的圖形。這幾排電容的上電極之間的水平間隔有數微米的等級（針對64和256千位元元件），而一個電容電極的垂直間隔只有0.2微米。由於電容的上下電極間距十分小，鄰近的電容就有相對地較大的距離，因此可以忽略寄生或雜散電容。
#P#DRAM的材料和元件結構
DRAM的應用也是包括了高介電質材料，主要是用在記憶單元(cell)的電容材質。通常在DRAM中主要的高介電質材料是BST，而電極材料仍是鉑，銥，或釕。一種發表的結構是將下端連接到具高介電常數介電電容的下電極。有一種重要的DRAM替代結構是電容發展在下電極的側邊，有時稱之為3維（3D）或是垂直電容結構。
未來元件尺寸的需求限制了電容構造大小，例如：一和四的十億百萬位元DRAM的構造大小分別是0.35和0.15微米。電漿蝕刻製程針對這些元件的構造,線寬增加不可超過0.02微米，並且必須毫無殘留以及坡度的微負載（ microloading）。在DRAM的應用中，控制下電極的剖面垂直度大於80°將是一大挑戰。
對於DRAM的記憶電容中的電荷儲存，下電極的面積定義了作用面積（見方程式1），每一個記憶晶元需要一個20凡法拉的電容，其BST的介電常數將近200。因此，方程式1可簡化成方程式2：
#F#公式2
方程式2給定介電層面積對厚度所需的比值，並且針對已知BST厚度定義下電極的最小面積，例如：使用一層250埃（A）的BST，可以得到電容下電極所需面積為0.226平方微米。一個傳統的平面電容結構需要0.5 x 0.5平方微米面積。如果這顆電容是放在鉑電極的側壁（3000埃的厚度），那麼0.19 x 0.19平方微米面積即足夠（圖二）。
#F#圖二：利用不同技術做出的DRAM電容之相對尺寸（20凡法拉的電容尺寸）。面積度量圖使用a）氮化矽（silicon nitride）介電層用於2 x 2微米的平面電容；b）BST介電層用在0.5 x 0.5微米的平面電容；c）BST介電層用於0.19 x 0.19微米的垂直電容
#P#新材料蝕刻
正如半導體的國家科技藍圖〔2〕：要發展先進的電漿蝕刻製程用於這群新材料的蝕刻，德高（Tegal）採用一種具三電極構造之HRe-低壓製程模組。蝕刻製程模組利用對稱，多極性，磁性的規範，來降低反應室壁所造成的損失（則晶圓沒有磁場產生的製程複雜機制）。此模組也有一個對稱，高傳輸的抽氣系統，其在晶圓表面的抽氣能力大於500升/秒。
此一申請專利的系統具有3電極架構，採用高頻（13.56百萬赫）以獲得離子生成效率，低頻（450千赫）控制離子能量。由於這些新材料天生就不易揮發以及被化學蝕刻，因此需要低壓能亮密集電漿的蝕刻製程。在低壓的離子研磨系統的操作中，三電極系統擁有獨特的能力控制並限制物理和化學蝕刻量。
由於這些蝕刻產物先天上就難以揮發，導致蝕刻物質再沉積到反應室內壁的表面，引發大量的顆粒剝落。因此，當蝕刻這些物質的時候，很難控制缺陷的等級以及找出定期維護系統所採用濕式清潔的頻率。
各方都企圖解決這個再沉積的問題，但是所有的人都只挑戰下列的某項工作：發展製程以增加蝕刻副產物更大的揮發性，改善電漿清洗製程，以及增加再沉積薄膜的附著性。這些研究針對不同的物質必須做不同的搭配組合。
#P#FeRAM蝕刻
FeRAM平面型電容結構採用上層金屬接觸。如果在電容蝕刻後仍有像圍籬或薄紗般的殘留，由於要消除側壁殘留所多出的步驟，反而會衍生蝕刻金屬層的問題。這些多出的步驟，造成金屬線之間的細絲或短路（金屬層未完全除去）（圖三）。
#F#圖三：去完光阻後含遮蔽物（光阻殘留）的鉑試片SEM照片。
鐵電電容結構的每一層蝕刻都必須調整到毫無殘留，每一層蝕刻都需要控制不同的化學蝕刻對物理蝕刻的比例，此比例決定於所暴露的面積比。
SBT因為有較長的元件使用期限(lifetime)以及較不會發生材料疲勞，開始取代PZT在FeRAM介電層的地位，雖然SBT較難蝕刻－其蝕刻率只有PZT的70%。但因為只有電極層被連接，故只需要兩道黃光的步驟，不像PZT，SBT薄膜會與電漿蝕刻產生化學反應，生成吸水性的化合物和其他殘留，故在蝕刻之後還要除去。
#P#DRAM蝕刻
DRAM擁有較大的記憶容量，造成其構造大小縮減到0.5微米以下。電漿蝕刻的癥結：殘留，微負載，剖面垂直度因此而變得更緊迫。剖面垂直角度必須越直越好，最好大於80°﹝圖四﹞。較斜或者是改變剖面垂直度都會造成電容的不一致，主要是因為在電極側壁上的BST厚度會隨之改變。線寬的控制也十分重要，因為這線距只有大約0.3～0.5微米。電漿蝕刻(揮發)這電極材料的困難度在於通常會導致某些線寬的增加，但是這必須限制在小於0.02微米，以避免架橋或造成元件報廢。
#F#圖四：0.25微米(蝕刻後)鉑圖形（2500埃的厚度）的SEM照片，其坡度達到84°以及所增加的線寬＜0.01微米。
所有電極材料有其特殊的製程問題，白金有附著和蝕刻殘留的問題，銥比較難蝕刻（比鉑慢20％）也產生更多殘留，釕會產生有毒的四氧化釕（製造商主要的安全顧慮），並且釕易氧化造成孔蝕(pinhole)或頸痕(notch)。下電極是高介電材料DRAM的重要構造，蝕刻製程必須減少殘留，加大剖面垂直度以適用在更小的構造。
BST被採用作為DRAM的介電層〔3〕。它比PZT或SBT更難蝕刻。比起PZT的電漿蝕刻率，BST是PZT的50%。BST在蝕刻後的化學敏感性類似SBT。如果蝕刻後不作後續處理，暴露在大氣下的BST會在側壁出現“腐蝕”（圖五a）。德高的專利－潤濕－去除－潤濕（RSR）平台，可以在BST暴露在大氣之前，使用它特殊的能力去除吸水性殘留（圖五b）。
顯示在圖五b的BST遠比一般需要用在DRAM中的薄膜要厚，這裡只是舉例出測試結構的蝕刻結果。因為在DRAM中的BST薄膜將只有大約300埃的厚度，披覆一塊相當大的區域在下電極的線路上，剖面垂直度以及線寬控制的需求不是十分嚴格，殘留和對氧化層的選擇比