Steve Lassig, C. Shan Xu, Alan J. Miller, Lam Research Corp., Fremont, California
Sanjay Kamath, Novellus Systems, San Jose, California
Andy Romano, Takanori Kudo, Clariant Corp., Somerville, New Jersey

當淺溝隔離製程朝向100nm(奈米)方向演進時，需要解決許多技術及生產上的問題。本文中將檢驗目前的製程參數集合,辨別所有的問題點且發展一套可降低製程複雜性及成本的整合性方案。最終方案包括一套可以在單一步驟完成硬式幕罩開口製造、頂角圓弧化及矽溝槽蝕刻的整合性蝕刻方式。同時也提供一種不需回火的高密度氧化層溝槽填充並可以用直接研磨式化學機械研磨(direct-polish CMP)進行平坦化。

在淺溝槽隔離(STI)製程接近100(奈米)nm技術層級之時，最明顯的趨勢是朝向更淺的溝槽進行，預期深度低於200nm。縱深將變得更直且CD偏移控制將會變得更為嚴緊，而兩者都需要更低壓的製程處理及使用高密度電漿蝕刻系統。目前許多晶圓廠使用雙蝕刻方式去形成STI溝槽─先蝕刻介電質硬式罩幕層 , 在去除完光阻後再蝕刻矽基板。舊技術要求溝渠側壁要呈傾斜狀。在這種比較傾斜的矽槽蝕刻過程中，光阻的存在會產生微負載效應，造成在稀疏與密集圖形以及不同寬度的圖形間的溝渠深度與縱深上面的變動。在較陡峭的縱深要求下，低壓製程允許以一種整合性方法來達到溝槽成型。先進的矽蝕刻系統能將硬式罩幕開口與矽槽蝕刻整合在同一製程步驟，進而提昇產能及減少機台成本。這樣的製程已經用於量產上了。
在STI模組上另有其他的要求，包括頂角圓弧化，高深寬比(aspect-ratio)溝槽回填，和直接研磨式平坦化，這些全部都被應用於減少複雜性及改善電晶體性能。這份研究報告的第一段將集中探討在溝槽蝕刻中的頂角圓弧化。第二段將集中探討在溝槽回填，而第三部份將討論直接研磨平坦化。最後，我們將展示針對100nm技術中溝槽成型，回填作用及平坦化能力的研究成果。

實驗方式
實驗分為二階段進行。第一階段在蝕刻系統上研究將三種製程步驟變成單一步驟的整合與蝕刻技術。這整合了通常是在不同機台上完成的硬式罩幕開口及矽槽蝕刻的步驟，並加入特殊的製程以圓化溝槽頂端轉角。使用一種由Clariant-AZ 提供、稱之為RELACS的新微影技術 [1]，我們能夠在有100A熱成長墊層二氧化矽(thermally grown pad oxide)和1000A LPCVD氮化矽的晶圓上定義出100nm溝槽圖型。這些晶圓接著使用科林研發(Lam Research)的互感器耦合式電漿(TCP)蝕刻系統進行蝕刻。在這次研究中的所有實驗都在200mm(8”)晶圓上進行。高深寬比(aspect-ratio)溝槽以Novellus SPEED HDP CVD機台進行回填。
實驗的第二階段集中探討直接研磨CMP(化學機械研磨)的應用。在傳統製程中，如何在具有不同溝槽與及主動區圖形密度的區域中，將表面形貌平坦化一直是種挑戰[2]。許多繁複的方法被發明出來減少凹陷 (Dishing) 及磨蝕，最普通的方法是需要額外的遮蔽及蝕刻步驟的反向光罩[3]。其他的方法，像是如在寬溝渠區域擺上仿冗結構，也會造成製造成本的增加。在我們的研究中使用的Lam Teres CMP系統能夠在HDP CVD填補步驟後立即將晶圓平坦化。二氧化矽墊層100A，而氮化層厚度則減為1000A，比起一般在250 nm技術中使用的1600A為低。當溝渠深度(不包括介電層)有350nm到550nm的不同變化時，溝槽填補氧化層會有20%至50%的過充填變化。藉由減少沈積厚度，沈積及CMP機台的產量將會增加。對實驗中的4個獨立子批，以不同的時間進行研磨，並以Tencor UV1250來進行薄膜厚度量測。CMP後的步階高度以Tencor P-11縱深測量儀進行量測。選用樣品做斷面，並以SEM掃描式電子顯微鏡進行檢視。光罩佈局允許我們針對相當大的結構範圍進行研究，包含從 1umx1um到4000um x 400um的孤立圖形。圖案密度陣列排列從20到80% (主動區域) ，溝槽寬度可到1000um寬。

蝕刻模組：頂角圓弧化
從主動區域到溝渠的劇烈變化是寄生電晶體特性的來源。當轉角尖銳時，多晶矽屈轉會造成一條不同的導通路徑而產生在I-V特性[3-5]上稱為雙峰(double-hump) 及逆向窄通道效應的現象[5]。已有多項技術被研究來提供改良此問題的所需的30～50nm的轉角圓化。目前的方法中由於圓弧化會侵入主動區[3]，因而減低電晶體的電性寬度，當我們進入100nm時，此項減少將會佔掉電晶體寬度極高的比例。
這個問題可以利用新頂角圓弧化技巧克服，它是在氮化層硬式罩幕被打開之後，且在矽槽蝕刻之前的短暫蝕刻步驟中完成。這使得不論在內部或外部硬式罩幕開口方式都能適用，而基本上並沒有製程成本的增加。
#F#圖一：a)以一般的黌程形成的蝕刻後溝槽郴角，對應於用來定義主動區及溝渠區的氮化矽層圖案的位置，注意到若是用傳統製程，圓化的邊緣侵入到主動區(ie.氮化層下方)，虛線代表在犧牲氧化層及閘極氧化層步驟之前的HF(氫氟酸)浸泡所發生的氧化層移除，這些必須的浸泡，將邊緣暴露出來並造成複晶矽屈上。圖b.)以本文所討論的溝通蝕刻製程，可以改良頂角圓化，沒侵入問題且屈上(wraparound)的嚴重性也會減少。

藉由在蝕刻過程中所造成的頂角圓弧化，我們消除侵入問題和降低多晶矽屈轉影響的嚴重性。圖一指出在犧牲氧化層及閘極氧化層前，所需的多道濕氧化層去除步驟，所產生的結構之間的不同處。要注意到在等量氧化層去除的次數裏頂角曝露是較少的，同時頂角圓化也沒有侵入現象。圖二所示為溝槽蝕刻後的圖形，氮化層仍留著以便藉由氮化層邊緣，來顯示轉角圓化點對應主動區的位置。以現有的技術例如高溫氧化，弧角會被放在氮化矽層之下。多數的晶圓製造發展團隊，已經研究出這種技術且發現可降低臨界電壓變化，如圖三所示。
#f#圖二：在tcp蝕刻系統進行蝕刻的頂角圖化。利用單一機台入硬式罩幕蝕刻圓化溝槽蝕刻方式。頂角圓化為半徑15nm。a.)180nm寬的溝槽在蝕刻後以及回填與cmp後的照片。b.)100nm寬的溝槽在蝕刻後以及回填與CMP後的照片。微影製程由Clariant-Az以DUV及RELACS提供[1]。
#F#圖三。兩個四片晶圓的分組實驗，顯示在電漿反應室中的轉角圓化，產生比傳統圓化技術更緊的臨界電壓分布。在兩個分組中，每片晶圓都許許多點進行臨界電壓量測。

回填模組：以HDP CVD形成無空洞，緊密的介電層
當溝槽寬度減少時，溝槽深寬比會增加，深寬比的增加再加上氮化矽層仍留著，讓無法填入無空洞介電層的問題更加惡化。利用可同時做蝕刻與沈積的矽甲烷與氧基技術的Novellus SPEED HDP CVD系統[6, 7]，對間隔小於150nm及深寬比高於5：1的結構先進行回填。為減少氮化矽層邊緣削角，蝕刻沈積比必須相對降低而這會減低填溝能力。這主要可由降低沈積壓力來改善[6]。
同時也發現較高的沈積溫度(～650℃)可以改善填溝能力。在這樣的溫度下，氧與矽甲烷所得沈積，可得到一個非常緊密的薄膜，因此，後續的回火不致會引起明顯的體積膨脹或收縮而形成蝕刻後矽槽內的差排損害。圖二所示在深寬比～3.5：1下無孔洞填補的100nm圖形。

CMP模組：直接研磨平坦化
在這階段的探討中，溝槽深度分成在350nm到550nm之間，這些條件被選來涵蓋可能被考慮用在先進的應用上的深度上限。如溝槽深度減少，平坦化作業將變得較容易，要注意到因為介電層組合厚度(～110nm)增加了深度，所以對填補及平坦化的實際溝槽深度是分別為460nm和660nm。晶圓更進一步以相對總溝槽深度百分比對於沈積厚度，進行分批實驗(如表一)。
#F#表一：HDP CVD fill as a function of trench depth and overfill

從每一分組的晶圓中，利用Lam teres CMP系統對不同的去除時間進行實驗。這系統具有專利的線性平坦化技術，此技術將以線性研磨傳送帶，取代用傳統旋轉平台方式[9, 10]。在沈積之後(不經密化)立刻以直接研磨進行CMP。以大(2000mm x 2000mm)氮化矽層(主動區)上所有氧化矽層被移除的時間，定義為完成時間，這可推進被使用在一般元件晶圓上的極限，但是我們想要去了解技術上的限制。圖四顯示在有350nm深溝槽(包含氮化矽層為460nm)和50%過填補的晶圓上寬溝渠(>200mm)的步階高度或凹陷對研磨時間的關係，同時也包含非常小(更敏感的)主動區的氮化矽層磨蝕。這些資料明顯地顯示一個寬廣的製程窗口和優異的平坦化能力。注意到對每個分組而言依先前所定義的完成時間是90秒。
#f#圖四：對350nm深(包括氮化矽為460nm)且過填充50%(沉積6900A)的溝槽的步階高度與研磨時間關係。對這一組實驗去在2000mm X 2000mm主重區上氧化層的完成時間為90秒。方形資料點是66%圖形密度的200mm溝槽，三角形資料點是75%圖形密度的300mm溝槽。

圖五顯示圖案密度在20%與80%之間的結構的步階高度變化。圖中資料的讀取比在先前所定義的完成點時間多10%以更能代表一套可量產的製程。當溝槽深度減少且過填增加，圖案密度造成的變化減低。使用50%過填的分組比20%過填的分組具有更好的結果，且對更淺的溝槽而言差異更大。為了增加量能，降低沈積和CMP的成本，對未來技術中在200～250 nm範圍的溝槽深度而言應該進行這類的分析。
#f#圖五：四組的步階高度變化，顯示圖形敏感度在更淺的溝及更多的過填充下，會變的比較不嚴重。

圖六顯示1000mm寬溝槽的中間和尾端的橫截面顯微相片，這清楚地說明在寬隔離區域上，直接研磨方法的成功。凹陷量大約100A。
從目前研究的趨勢估算，過填補能夠減低到35%(ie～5000A HDP CVD)，在改良性能的同時，對100～130nm技術而言，CMP研磨時間可以降低到大約60秒，我們同時也相信氮化矽層厚度能降低到80A，這能夠更進一步改善平坦性。這需要即時溝槽蝕刻方法，和控制主動區與孤立區之間步階高度變化減而低在氮化矽層去除後，的凹處氧化層濕蝕刻需求。
#f#圖六：對100um寬的溝槽的中段及尾端的SEM照片顯示全部平坦化後低度的凹陷。注意樣式經過HF修飾 從隔離區吃掉約300A的二氧化矽。由SEM做算出的殘氮化矽厚度約為700A。

結論
為了達到未來設計上需要的構裝密度及