IC Validator乃專為先進製程節點(process node)所需的高準確度、在既有硬體上達到高使用率(utilization)與擴充性(scalability)，以及易於上手(easy-of-use)等設計需求所開發完成，以協助提升實體設計工程師的生產力。透過同步驗證、流輸出(stream-out)縮減、逐次執行的程序(incremental processing)、自動錯誤偵測及修正，以及跨多核心CPU之近線性(near-linear)的擴充性(scalability)等，IC Validator可大幅降低實體驗證所需的時間。

台積電設計建構行銷處資深處長莊少特表示：「台積電實行嚴格的認證條件以協助確認實體驗證簽核的DRC/LVS準確度。在IC Validator研發階段，我們就已經和新思科技密切合作，而目前我們已經將它納入28奈米的EDA認證機制當中。在台積電最近一次的實體驗證EDA認證報告中即可得知，新思科技的IC Validator可以產生很好的結果。」

當前關於實體設計所採用的普遍方法是「先實作(implement)後驗證(verify)」，以至於在設計(design)和簽核(signoff)之間存在著多重反覆驗證(multiple iteration)的問題。就先進的45奈米及其以下的製程而言，如果採用「先實作後驗證」就可能會讓設計過程變得相當緩慢，而佈線修正(layout correction)一旦改變面積(area)、時序(timing)及功率(power)等設計目標(design objectives)，便可能會導致收斂(convergence)的複雜化。而與設計同步的實體驗證則能在設計階段即顯示完整的實體驗證限制(constraints)，以確保在離開設計環境後仍維持佈線的條理清晰，避免在臨近投片(tapeout)階段出現突如其來的意外。而一些特殊的錯誤以及特定的佈線面積可藉由同步驗證逐次被鎖定，進而加速整體設計的完成時間。

此外，在整體的設計過程中，IC Validator也可以自動發現及修正遭違反的設計規則。在實體驗證過程中，通常會執行一些如金屬填充(metal fill)等操作，因而誘發其他的設計改變(design change)而影響到時序收斂(timing closure)；而IC Validator如果結合Synopsys的IC Compiler解決方案使用，即可在設計階段就進行簽核品質、時序驅動(timing-driven)的金屬填充等操作，可大幅降低上述的反覆驗證的發生。

新思科技設計實作事業群(Implementation Group)資深副總裁暨總經理Antun Domic表示：「我們的客戶已指出先進節點(advanced nodes)對於快速DRC/LVS的需求，同時也說明對於儘早將實體驗證功能導入實作(implementation)流程的需要，因為這樣可以減少反覆驗證對投片時程(time-to-tapeout)所造成的影響。IC Validator可提供與設計同步且高準確度的實體驗證，及針對複雜設計規則(design-rule)之高效率處理技術，以協助我們的客戶大幅降低整體的實體設計周期(physical design cycle time)。」