Cadence益華電腦發表Cadence® Encounter®數位設計實現系統，這是可架構(configurable)的數位設計實現平台，提供絕佳延展性(scalability)以及涵蓋設計流程的平行處理技術的完善支援。這個系統也實現了超高效率的全新核心記憶體架構，為單一CPU的作業提供更高效能、更大容量(capacity)的設計收斂。運用這個新系統的設計人員紛紛表示，大幅改善了先進數位與混合訊號設計應用的設計時間、設計收斂與上市前置時間。
除了更佳的效能與容量之外，Encounter數位設計實現系統還提供全新的矽晶片虛擬原型建立(silicon virtual prototyping)、晶片尺寸探究與RTL和實體合成技術，在設計流程的初期就實現更高的可預測性與最佳化。此外，也導入了多項全新而且更先進的設計實現與設計收斂技術，包括自動化平面佈局合成(floorplan synthesis)、前段到後段multi-mode multi-corner optimization、變異容限(variation-tolerant)與低功耗clock tree和clock mesh合成、大量佈局與最佳化、32奈米繞線與具製造導向(manufacturing-aware)最佳化、sign-off導向的設計實現，及覆晶(flip chip)設計功能。
「Tilera的TILEPro64™處理器包含64個通用核心，各自以高達866 MHz的速度運作，而總晶片功耗不到20瓦，時序與功耗的要求非常嚴苛。」Tilera的IC工程副總裁John F. Brown III表示：「Encounter數位設計實現系統在單一介面下結合所有相關工具，便利的資料分享與威力強大的除錯能力。我們現在可以在晶片開發過程的初期進行匯整資源，實現更快速的設計收斂，進而滿足我們在網路架構、通訊與數位視訊應用方面更嚴格的上市前置時間目標。」
設計人員運用Encounter數位設計實現系統將可從一致化、自動化設計實現環境，達成更上層樓的可預測性、生產力、延展性與彈性，實現高效能、大容量設計收斂、低功耗、混合訊號與先進製程設計，以及sign-off分析等。Encounter數位設計實現系統具備絕佳擴充性與整合性，可幫助設計人員更快速採用新技術，進而更快速、高品質地投入量產。
智原科技設計開發部部長吳坤城表示：「智原科技是SoC設計服務的領導廠商，一向都致力於協助客戶設計出高效能且低功耗的晶片。而透過與CPF為導向的Cadence益華電腦合作，讓Encounter®數位設計來協助實現整體系統的低功耗技術，其完善的、由前段貫穿到後段的低功耗解決方案，可以說是遠超越我們原先對低功耗設計實現流程的期望。也讓我們對客戶端的低功耗承諾更具信心! 」
「我們運用Cadence益華電腦設計實現環境開發具高挑戰性的混合訊號設計，並投產成功。」Forza Silicon技術長Daniel Van Blerkom博士表示：「公司的目標是超越客戶嚴苛的上市前置時間要求，而Cadence益華電腦幫助我們實現這個目標。運用Encounter®數位設計實現系統，搭配Virtuoso®客製化IC設計平台，大幅提高了我們的設計效率，進而讓我們能夠為客戶提供高品質的混合訊號電路與設計，同時滿足緊迫的時程要求。」
Encounter數位設計實現系統的先進製程技術，包括具備顯影、CMP、散熱與statistical-aware最佳化，堪稱為最適合頂尖45與32奈米設計的獨家解決方案 – 這些設計都有嚴苛的規格，包括超過億萬個instances、數千個marcos、超過1GHz的作業速度、超低功耗，以及大量的混合訊號內容。這個系統提供周延而且具製造導向和變異意識的設計實現，還有前段到後段多重核心基礎架構，以實現快速、可預測的設計收斂。
「有了在許多經過量產驗證的核心技術的基礎，讓嶄新的Encounter數位設計實現系統 為數位IC設計生產力展開全新的一頁。」Cadence益華電腦數位設計實現事業群協理David Desharnais表示：「其技術針對多重CPU效能、容量、設計收斂整合、低功耗、混合訊號與先進製程設計功能，以及即時sign-off分析，大幅縮減上市前置時間並降低了客戶的風險。」