Michael A. Fury, AlliedSignal Inc., Sunnyvale, California

新的低介電常數材料對於製作完整金屬導線結構中的CMP的製程要求會有所改變，即使對於將低介電常數材料埋藏在傳統氧化層中的製程，整合上的挑戰依舊存在，乃由於新類型的低介電常數材料的物理性質的改變。不論是在金屬導線蝕刻或是鑲嵌式（damascene）的製程中，CMP製程的某些參數仍會有很大的變化以配合新材料的需求。

隨著設計尺寸的微縮及生產技術的日趨成熟，用做積體電路製程的材料卻仍維持相同。在0.5μm以下的量產技術中，在晶圓上的製程幾乎都使用相同的金屬導線（interconnect）、鋁蝕刻金屬線、鎢栓塞（W plug）以及二氧化矽絕緣層等標準化材料。為了達到製程設計上的要求，透過CMP製程達到介電層(ILD)及鎢栓塞的平坦化會有其需要的。
CMP製程本身也仍在進步中，以成為更成熟的製程技術。目前在CMP的商業化中，仍以介電層、鎢栓塞、金屬製程前的介電層（PMD）及淺溝槽絕緣層(STI)為最重要的方向。即使在先進元件製程中，已有使用新材料的趨勢，但是對於PMD及STI製程，我們並不預期會有太多的改變。但是PMD製程順序後，現今的鎢栓塞CMP製程，會被逐步被鋁或銅的鑲嵌式製程所取代。同時當全面進入到鑲嵌式製程時，ILD的CMP製程也將會銷聲匿跡。
在CMP製程中，低介電常數材料是一個難以應付的對象。在一篇經公開發表的CMP產業分析中[1]提到：公元2000年前CMP在低介電常數材料的市場規模，基本上是可以忽略的，到了公元2003年市場的佔有率，也將只有0.15%左右[2]。這並不意味著低介電常數材料本身的使用需求性很低，事實上到了公元2003年介電常數材料的市場，預估會有7億5千萬美元的規模[3]，這也說明了會將低介電常數材料埋藏在下層，而不直接在此低介電常數材料上進行CMP研磨。CMP市場的主流，將會是針對鑲嵌式製程的金屬研磨，及在鋁金屬線蝕刻製程中，用低介電常數材料覆蓋層的傳統氧化層的研磨製程。O’Mana及Associates認為在低介電常數材料上直接進行CMP製程，就如同昨日黃花，並沒有市場前景。
要對低介電常數材料演進做出正確的預測，就如同雞生蛋、蛋生雞般的撲朔迷離與難解。不同的低介電常數材料，會對CMP製程及耗材有相當不同程度的要求。截至目前為止，在文獻報導中並沒有相關的低介電常數材料大量生產的經驗，因而對CMP製程的需求，也將會視所選定的材料及製程方法而做調整。
#P#共同的考量
在鋁導線蝕刻及鑲嵌式金屬導線製程中。引入低介電常數材料所衍生的CMP相關問題，有很多是共通的。對所有晶圓製程中所使用的材料而言，附著性（adhesion）是一項基本的考量，特別是CMP製程中會有高摩擦力及剪應力（shear forces）的效應。在大多數的製程架構中，低介電常數材料都會以傳統的氧化層或是氮化矽（Si3N4）作為覆蓋層，因此低介電常數材料，必須要與上方的覆蓋層有很好的接著性，並且也要同時與底層保有良好的接著性，因為底層也可能是氧化層或是氮化矽的介電層。SEMATECH先進金屬導線研發處長Ken Monnig指出『材料中可以降低介電常數的部份，也會影響化學鍵結強度，另外可應用在增強材料間的附著能力。此外我們現在也在發展一種經過改良的側邊翻掀（lift-off）的測試方法，以測量薄膜之間的鍵結能量，作為評估所需的接著強度。』
由於低介電常數材料的的可壓縮性，使得CMP製程可能會引起金屬導線疊層間的局部扭曲，此種扭曲可能會對較硬的覆蓋層，產生龜裂或是局部的脫離（delamination）。除了低介電常數材料，會直接暴露浸泡在原本不預期到的研磨液，以及研磨後等化學清洗藥品外，覆蓋層的脫落碎片，也會進一步造成刮傷。因此針對應用於低介電常數材料的覆蓋層所進行之CMP研磨，是在做低介電常數材料製程整合評估的初期測試項目。一般現有的接著性評估，都只侷限於以簡單的單層或是雙層結構方式進行，不過以FLARE或是HOSP（Allied Signal的低介電常數材料），覆蓋二氧化矽的十層結構，並進行400℃的溫度循環測試結果中，已證實這兩種材料都具備相當優異之接著性。
對孔隙性材料而言，機械強度的考量是特別重要的。因此用以包覆孔隙的網狀(network)材料，就必須要具備足夠的強度，用以抵抗CMP製程中的下壓力量（down forces）所造成之崩塌以及剪應力所產生之拉扯。一些對於孔隙性介電層製程整合之初期研究報告[4、5]指出，這些材料都還可以忍受CMP製程嚴厲的考驗，特別是具有支撐補強功能的覆蓋層。對於任何埋藏在底層的孔隙性材料，疊層(stack)結構都必須要能與現今氧化層薄膜的機械強度相匹配。Cabot公司的金屬CMP計畫經理Chris Yu指出『CMP製程對低介電常數材料可靠性造成傷害的很少，反而是覆蓋層本身卻深受其影響。』
大部分使用到低介電常數材料的製程都會有一覆蓋層，絕對不會將低介電常數材料，直接暴露於CMP製程環境，以及後續清潔步驟中。因此以二氧化矽為基礎的各項投資，包含製程、材料以及設備都有存在實際的價值，並且也將持續進行下去。若準備將低介電常數材料直接外露於CMP製程中，就必須要針對缺陷、磨蝕（erosion）污染、清潔效果以及與化學品耐受性等問題特別注意。CMP後的化學清潔藥品也要格外小心，我們曾發現即使在疊層結構中低介電常數材料，未外露於化學藥品環境下，氫氧化銨（ammonium hydroxide）的化學清潔藥品，都仍然會對二氧化矽覆蓋層產生脫離的影響。
存在於較寬圖形上的金屬下陷（dishing），以及較密圖形上的介電層磨蝕，都會對一成功的鑲嵌式製程平坦化能力產生挑戰，如前所述：當某些低介電常數材料，特別是含氟的矽酸玻璃如HDP-FSG[6]，無法暴露於CMP研磨液，以及後清洗的化學藥品中，因此介電層的磨蝕程度必須要小於覆蓋層厚度（即使是在最緻密的圖形區域中）以防止低介電常數材料的外露（如圖一）。即使是低介電常數材料，夠穩定到可以忍受部分覆蓋層被研磨掉而外露，介電層最表面所剩餘材料的差別，可能會對元件特性產生影響，甚至是整個晶圓的晶片良率，都可能受到波及。
#F#圖一：在緻密圖型列陣中1μm厚之 FLARE介電層上覆蓋二氧化矽覆蓋層。在金屬CMP中為避免磨蝕以及覆蓋層被磨穿，將是其關鍵性所在。
除了上述問題之外，低介電常數材料疊層結構的機械性質，也需要經過特別處理，不管是ILD或是鑲嵌式金屬的CMP製程，都已經在導線疊層結構與研磨墊的硬度匹配上，做過最佳化的調整，不會對晶片上的材料造成壓縮效應。若是介電層本身的壓縮性增加的話，在較低窪處的金屬殘留(metal pools)就更不容易去除乾淨。金屬殘留可能是因為前層較大金屬圖形區域的下陷而產生。這種下陷，可以利用較快的研磨速度，或是較硬的研磨墊（包括固定磨損力的研磨墊），予以減緩。Cabot的介電層CMP計畫處長Paul Feeney，認為另一種解決的方法，就是在第二階段的研磨，選用較無選擇性的研磨液，但如此一來覆蓋層的厚度就非常的重要，因為此一覆蓋層可能會變成研磨犧牲層或是至少被局部研磨掉。
另一問題是和二氧化矽相較低，介電常數材料在CMP製程時的熱傳導能力較差。Rodel公司的銅製程計畫經理Kevin Witt表示『CMP製程時由於摩擦產生的溫度效應會使得低介電常數材料某些位置有較高的溫度，可能會造成局部應力或是覆蓋層的脫離現象』。因此我們需要對研磨時的溫度升高特性，作更仔細的研究與瞭解。用在得到較高平坦化效率的高速度線性研磨時，會使此一問題進一步惡化。極端的情形是當局部溫度高到會對低介電常數材料再次的硬化(curing)，因而形成介電層特性不均勻的現象。
目前在低介電常數材料上的缺陷偵測，並不是CMP製程上太大的問題，針對光學薄膜測量所使用的波長，對低介電常數材料同樣可行。KLA-Tencor公司的CMP解決方案資深處長Anantha Sethuraman提到：『偵測低介電常數材料中的鑲埋式(embedded)的微粒子是另一項挑戰』。若是對低介電常數材料直接進行CMP研磨時，可能會產生如圖二所示的新型缺陷。
#F#圖二：直接CMP於相對硬度較軟的低介電常數介電質所得到的新型缺陷可以歸類成 a)挖槽及削減 b)楔型物形成c)皺褶及碎片。
Lam Research的CMP部門副總Willy Knusell觀察指出：『由於在低介電常數材料的研發資源有限，及其他更為優先迫切的題目，使得低介電常數材料的CMP有限的研磨經驗，低於我們所預期的』。Cabot公司的Feency指出：『在Cu的CMP製程研發之後，我們仍將CMP的研發重心放在鎢及ILD的製程上。目前最有經驗的CMP專家們，都在致力於如何使得全世界半導體製造廠的量產能力能夠提高，因此若是有人目前很專注於銅及低介電常數材料的CMP製程研發，反倒無人可供討論』。
#P#蝕刻鋁導線與鎢栓塞(W plug)
在現有的蝕刻鋁導線及鎢栓塞結構中，引入低介電常數材料，雖有爭議但可能是一種最經濟的低介電層材料的使用方法。但是無論如何在元件上，所得到的效能改善，仍是不符成本效益比。不過這可是半導體製造廠，導入低介電常數材料使用認定最安全的方法。
CMP在此種製程上最大的挑戰，就是可想像到在低介電常數材料上的這層覆蓋層（如圖三）。這當中最大的變數，就是位於經蝕刻過後的鋁導線上方的低介電常數材料的相對高度及其上方覆蓋層的相對高度。若是整個導孔(via)的介電層，完全是由二氧化矽所構成的話，當然在鎢及ILD的CMP製程上，就不會有太大的改變。
#F#圖三：CMP對於除去鋁導線蝕刻架構的研磨終止點選項示意圖a>ILD以及b>鎢CMP（包含低介電常數膜以及之後的二氧化矽覆蓋層沈積的ILD平坦化）。因為有一導孔從中間穿過，覆蓋層的厚度可能變化很大。
在ILD CMP前的低介電常數材料疊層結構原始平坦度，會對CMP製程要求有明顯的影響，當表面變得較為平坦時，為了要得到進一步的平坦效果，會有更多的介電層被研磨掉。疊層結構初始的平坦度與下列幾項變數存在一複雜的關係：相對於金屬線厚度的各項材料高度、每種材料的沈積方式、以及在覆蓋層沈積之前低介電常數材料是否有一回蝕(etchback)的製程。在較為緻密圖形區，利用旋轉塗佈(spin on)所獲得的起始平整度