Ed Korczynski, Solid State Technology資深技術編輯

應用在ULSI導線連接上的低介電常數(k)材料和製程將整合於銅導線雙鑲嵌製程中。平均的材料和設備成本即被用來計算一般之介電層沈積之每片晶圓成本(Cost-Per-Wafer:CPW)的模型上（不含介電層化學機械研磨(CMP)、金屬化或微影製程的成本）。雖然屬於完全不同的製程，在2.3-3.0 k範圍內CVD和旋佈介電層(spin-on dielectric)製程之價格是具競爭性的。建立一般性模型輸出對評比某一特定的製程將會特別有用。

以矽酸鹽為主的玻璃，其介電常數（k）約為-4，已經被應用在積體電路上的金屬線之隔離數十年了；但當電路速度增加時，則層間的介電層（interlevel dielectric，ILD）會直接造成電路的延遲[1]，所以目前有為數不少的有機和無機介電材料以及製程正在研發當中[2]。
對ULSI的導線連接之隔離來說，須要考量許多基本的材料特性。整個製程整合必須在介電層隔離、金屬化、平坦化和微影的成本和複雜性之間權衡選擇。在某一方面所得到的優點，通常會造成另一方的缺點。要有意義地比較用在大量ULSI製造上的不同材料是有困難的。
例如，在介電層之主要材料的權衡選擇中，其中一項是介電常數較低的（降低高速度電路的延遲上是很需要的），但其熱傳導性也是較低的（在高速度電路產生的熱，必須被散發掉）。整合上的挑戰，包括了在蝕刻及光阻剝除時，在氧電漿曝露下沈積薄膜的穩定性、對銅阻障層的黏著性和在金屬沈積時的熱穩定性。
額外的製程，例如覆蓋層（capping layers）的沈積或穩定化的烘烤步驟，會增加製程上的複雜性和成本。最終，整合的成本成為比材料是否被認為適合量產的候選者。
因為製程和材料本身仍在發展當中[3]，所以在早期的研究中，只比較了用於ULSI製造上之低介電常數介電層的連線材料的合適性。現在，兩年之後，對充填在不同鋁導線間之中等低介電常數的介電層之需求已是迫切需要；有多種沈積的技術，可以在標準的鋁製程上，沈積3～3.5k的薄膜。
然而，在更快的晶圓上，仍需要更低的介電常數，所以持續研究以找尋能達到2～2.7K值之新材料及製程。在目前觀點，考量大量生產及具經濟效益的半導體製造相容之情況下，小於2的k值之材料是不切實際的。
雙鑲嵌製程的金屬導線本質上，就較不可能因電遷移而失效（和金屬蝕刻相比較）。且銅已開始取代鋁在先進晶圓上的地位（以降低連線的阻值）。因此，具2至3k之引層的銅雙鑲嵌導線和介層洞（via），已被視為是目前達成晶圓上導體連線（on-chip interconnects）之最終發展結構。
此論文定位於銅雙鑲嵌連線製程內之介電層一般性的沈積技術，以模型化（model）評估一般性之整合成本，以協助眾多不同之材料和製程間的比較。
#P#模型化上的挑戰
介電層製造的相對成本，只是在連線整合上的一個考慮參數而已。包含在金屬化、平坦化和微影製程上的成本是同等重要的，但因為基本的雙鑲嵌銅沈積和CMP（化學機械性研磨）製程已建立良好，且因為已知光學上的微影製程延伸，已能夠模型化，如此低介電常數之介電層沈積的成本，仍然是最大的未知數。因此，雖然在這裡只有考慮介電層製造的成本，但期望模型化的結果，能很容易地，協助整體整合成本上的比較。
就一般且相對性之定義上而言，製程流程的成本模型需要以下的步驟：
●確認眾多潛在可行的鑲嵌架構
●將低介電常數介電層以主要種類加區分
●對於各別製程間建立其共通性
●確認每一個流程所需求的製程設備
●取得的材料和設備平均成本
●儘可能建立必要的假設以限制變數
●以一個修改過的工業標準之擁有成本（cost-of-ownership）模型來計算
在金屬導線層內和層間的介電層（ILD），通常是利用CVD(化學氣相沈積)的二氧化矽。因為通常只是以單一技術，在金屬導線週圍沈積單一材料，所以人們通常是將ILD當成單一層來討論，有時被稱為金屬間介電層（IMD）。在未來的元件製造上，由於會同時滿足多項材料特性難題，促使其趨向更複雜的結構。ILD將不再會是單一的薄膜或結構。就此篇研究來說，在一特定金屬層（即標準金屬蝕刻製程中的間隙填充（gap-fill））之內的金屬導線間的層內介電層（IaLD），是和在金屬層間的層間介電層（IeLD）分開定義的。
#P#材料的選擇
雖然經過了幾年的全球性之共同發展，實際上仍有眾多具潛力之低介電常數的介電層材料及製程被考慮應用在ULSI的導體連線上。由於缺乏明確的目標，發展資源就在眾多的選擇中而分散。
為了本研究的目的，材料的一般分類是以產生薄膜的製程區分（表一）。
#F#表一：Material families modeled
SiOF—也被稱為氟化矽酸鹽玻璃（fluoro-silicate glass，FSG）—薄膜能藉由電漿輔助化學氣相沈積（PECVD）及高密度電漿化學氣相沈積（HDP-CVD）系統來生成。只需要很少的硬體上改變就能從二氧化矽製程轉變成SiOF製程。在成熟蝕刻鋁製程中，氧化物間隙填充步驟的基礎上，這個k值為3.5的薄膜，不失為一個相對簡單之方法。然而，當半導廠轉移至雙鑲嵌製程時，將會需要全新製程，如一開始只採用3.5k的並不是很低之介電常數，似乎不是很大的誘因。考量對未來元件需求之擴充性，採用全新製程才是合理的，因此假設SiOF將不會和雙鑲嵌製程一併使用。
SiOC薄膜，雖然仍有點新，卻能在標準的PECVD系統中生成。有時被稱為「碳摻雜的玻璃（carbon-doped glass）」，SiOC薄膜可以是由不同有機分子所組成之玻璃材料。先驅物因此而有所不同。對某一特定的先驅物來說（且可能也對其它那些有相似分子骨幹的），其在k值和薄膜密度之間幾乎是線性相關（圖一）。因此，雖然薄膜呈均相且沒有明顯孔隙，其最終薄膜結構之「疏散度」可能是是降低介電常數的主要機制。
#F#圖一：化學氣相沈積的SiOC薄膜的介電常數是直接和密度成正比的，表示化學成份對這一家族的材料來說並不是主要的影響因素。
α-CF，亦稱為「氟化非晶系碳（fluorinated amorphous carbon，FLAC）」或CFx，是一些可用CVD來生成之不同非晶系，且高度鏈結的薄膜之名稱。控制在先驅物中的F／C比值及電漿的參數，可以消除具電傳導性，因而造成漏電之薄膜內C=C sp2鍵的生成[4]。可能需要同時沈積多重的阻障層和附著層，以隔離薄膜內部的F。
雖然有非常多不同的旋佈介電層（spin-on dielectric，SOD）材料，包含氫化倍半氧矽烷（hydrogen silsesquioxane，HSQ）、甲基倍半氧矽烷（methyl silsesquioxane，MSQ）、氟化及非氟化聚芳香烴醚（fluorinated and nonfluorinated poly-arylene ether，PAE）和乾凝膠（xerogels）（亦被稱為微凝膠（nanogels）及微泡沬（nanofoams）），它們全部使用相似的製程：旋佈、2至3次單一片式溶劑蒸發烘烤及整批在爐管中做鏈結（cross-linking）的固化。因此，雖然它們有不同的微結構和材料特性，但它們全被歸類於相同的製程種類中。
Xerogels和其它有明顯孔洞結構的旋佈介電層，須要有嚴謹控制的分子鏈結，以生成雙相的薄膜。此個步驟是在溶劑蒸發烘烤的系列中加以控制，而且化學和熱的環境控制，可能須要更昂貴的工具。而且，我們是假設這個硬體設備，裝設於旋佈工具之內，且只有最少的額外費用。
Parylene（聚對苯二甲烯），雖然是一個具潛力發展之材料，但並未在本研究中討論，因為從大量的生產工具中，仍不能獲得足夠的資料。然而，先期的發展顯示了其沈積和整合的成本，將是和α-CF的類似。而其它仍是新開發的製程（例如氣相沈積加固化，直接可想像得到的材料和浸入塗佈（dip-coating）目前是太難加以模型化，因為基本數據尚缺乏。在此我們不予考慮。
#P#製程和設備假設
以下共通的晶圓參數是假設用在200mm的晶圓上的0.18μm的元件上：
●平均400mm2的晶圓大小（在記憶體和邏輯晶圓之間）
●每一個製程的缺陷數是0.01 defects/cm2
●5%的缺陷機率（也就是一個缺陷就是一個傷害者）造成0.2%的晶粒良率漏失。
Wright Williams & Kelly的TWOCOOL之擁有成本的軟體商品，由SEMATECH商品化，且依照SEMI標準E35，是被用來當做計算的基礎。除非有另外說明，否則均是使用TWOCOOL的預設值（包含管理性的比率，例如人力和潔淨室區域的成本）。
缺陷的成本在開始計算時是被設成零以表示直接的CPW，而不是包含了損失晶粒販售的成本（這可能超過高價格晶粒的直接製程成本）。壞晶粒的成本，如同做額外晶圓面積製程的成本，則被加進去。
以下的整合假設是需要的：
●為了將整合的問題最少化，半導廠將一次只使用一種低介電常數的層間介電層材料。雖然對一特定材料在熱傳導和介電常數間的權衡選擇，可能會為了最佳的晶圓效能而造成雙層的結構，以製造的成本和製程建立的時間考慮，傾向單一材料的設計。
●雖然高密度電漿化學氣相沈積（HDP-CVD）系統在標準的製程（間隙填充）是使用在IaLD上，但較不昂貴的電漿增強化學氣相沈積（PECVD），將使用在所有的鑲嵌式化學氣相沈積。
●旋佈介電層薄膜將不需要底層（undercoat），因為以先期直接沈積在金屬的研究結果，顯示是可行的[5，6]，而且持續的發展，亦顯示旋佈的製程能夠微調成解決剝離（delamination）及與其它不相容問題。
●標準（單相）的旋佈介電層，將不需要獨立的1000A的PECVD的覆蓋層（cap layer）以做為隔離水氣和電漿，或應用於鑲嵌蝕刻[2]。初步的結果顯示在很多低介電常數的薄膜上的蝕刻，可能不需要阻障層；IBM目前的雙鑲嵌製程，並不需要一層阻障層協助蝕刻二氧化矽溝槽（trenches），而且對於大多數的低介電常數的薄膜而言，蝕刻均勻度都不錯。微影和蝕刻製程能力，將決定導線之側壁輪廓，而銅的CMP製程能力，則決定導線上層表面的好壞；因此就蝕刻終止層（etch-stop）而言，只是控制導線底層深度之差異。因為對一個4：1深寬比的導線來說，底部只佔晶圓面積的10%而已，深淺的變化對電性傳導變數的影響不大。
●α-CF化學氣相沈積和一些旋佈介電層薄膜，可能在後續的製程中會表現