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   日期：2008/7/24   來源：半導體科技    

Kevin Cunningham, Khaled Ahmed, Chris Olsen, Steve Hung, Schubert Chu, Faran Nouri, Applied Materials, Santa Clara, California 氮氧化矽(SiON)閘極堆疊(gate-stack)介電層(dielectrics)在使用於65奈米以下的技術時已經快達到其極限了。雖然利用高介電常數(high-k)材料來取代它們時，可以使得電晶體在開啟時產生較高電流，在關閉時產生較小漏電流，但在執行上會帶來嚴重的挑戰。因此晶片製造廠正在開發一些製程，以延長氮氧化矽膜能夠繼續使用到45奈米節點之後。 研究人員正在解決一些high-k材料的挑戰，例如熱不穩定性、空氣敏感性與蝕刻輪廓(profile)控制。而陷於薄膜內與介面間的電荷，會使得電晶體的臨界電壓(threshold voltage)發生偏移，並讓電晶體效能降低，而且建構於二氧化矽與氮氧化矽的長期可靠度測試，必須針對high-k材料而重新建構。假如high-k材料的運用會造成嚴重的良率或可靠度問題的話，則對於財務上的損傷會很嚴重。為了避免這些風險，半導體製造廠延緩了從65奈米到45奈米對high-k材料的導入。應變(strain)與通道(channel)工程正提供了所需的效能改善，並且不需要對閘極介電層進行嚴重地微縮。目前製造廠也正在考慮延伸氮氧化矽閘極介電層能繼續使用在45奈米節點上。 氮氧化矽閘極堆疊 製造廠已經發現現有氮氧化矽效能的水準並非高介電常數材料的唯一替代品。他們正考慮改善氮化(nitridation)與回火(anneal)製程，同時在單一系統上整合整個閘極堆疊形成製程，並降低複晶矽閘極載子(carrier)的空乏區(depletion)。而改善的重點並非在大大地降低介電層厚度。反而是設計者正在尋找電晶體開啟狀態電流(Ion)、閘極漏電流(Jg)降低與介電層可靠度的改善，而一般是以負偏壓溫度不穩定性(negative bias temperature instability，NBTI)來量測。介電層的厚度通常是以等效氧化層厚度(equivalent oxide thickness，EOT)來表示，即是能夠產生等效電容性的二氧化矽厚度。通常氮氧化矽閘極介電層是以下列方式形成。在閘極製作前的濕式清潔之後，會利用自由基氧化(radical oxidation)方式形成一層底部氧化矽(base oxide)。下一步則利用氮氣電漿(plasma)來將底部氧化矽加以氮化。然後將此膜層於高溫下回火，以改善氮氧化矽內部的鍵結，同時改善膜層介面(interface)的品質。最後在晶圓上成長複晶矽以密封所完成的閘極介電層，如此可以避免在大氣環境下產生任何額外的厚度增加。而其它欲改善效能的方法也正被研究中。[1,2] 氮原子的縱深輪廓 氮原子的縱深輪廓(profile)是提供閘極介電層效能改善的一個焦點。最佳化的氮原子縱深輪廓包括了膜層內具有高氮濃度，但僅有很少的氮原子穿透底部氧化矽層，而到達與電晶體通道之間的較低介面。目前已知在介面上很小百分比的氮原子會降低漏電流[3]，但更多的氮原子卻會造成介面間的電荷陷阱(traps)增加。這些電荷陷阱會在通道內散射電流載子，因而使Ion衰減。為了形成理想的氮原子縱深輪廓，因此必須產生低能量的氮離子。連續波(continuous wave，CW)射頻(RF)源能夠產生高密度的氮離子，但其離子能量僅高到足夠穿透12-14埃(　)厚的底部氧化矽。對於這些較薄的底部氧化矽來說，就需要脈衝式(pulse)射頻源。圖二顯示了在不同工作週期(duty cycle)範圍時的連續波與脈衝式射頻源的離子能量分佈。當工作週期降低時，其離子能量分佈會偏移到較低的動態能量區。當工作週期低至2%時，則所產生的離子能量僅具有幾個電子伏特(electron volts，eV)，其約相當於一個化學鍵的能量。經由脈衝式射頻源所形成的低能量離子氮化製程，已經顯現出較清晰的效益。圖三顯示了將厚度歸一化(normalized)的最大電流載子遷移率(mobility)，隨著相對於二氧化矽的閘極漏電流降低的變化圖。較高的載子遷移率會導致Ion的增加。在圖三中，可以看出當閘極漏電流降低時遷移率會衰減，這是因為儘管增加膜層中的氮含量可以降低漏電流，但會造成遷移率下降的代價。然而，對於nMOS與pMOS元件，脈衝式射頻源提供了比連續波射頻源還優良的載子遷移率。藉由降低通道介面中的氮含量，則介面電荷陷阱密度就會降低，因此可以讓電流更容易地流過通道。而且亦可觀察到可靠度上的改善[4, 5]。只要氮原子存在膜層當中，則高溫即能夠改善膜層中的化學鍵結，並藉由回火將介面電荷陷阱去除。回火期間所使用的氣體必須先加以氧化，以避免損傷到介電層，但氧化的程度可以根據元件效能的最佳化加以變動。再氧化(re-oxidation)能夠改善介面品質與載子遷移率，特別是在介電層通道介面上。然而，進一步的氧化僅會導致膜厚的增加與更低的電容值。我們的數據(圖四)揭示了對於nMOS，氧化過程對Ion有很強的依賴性。若進一步對回火製程進行調整，則可以讓nMOS的Ion產生約4%的改善。另一個要在回火期間限制氧化的理由，是要確保能形成較薄的閘極介電層。一些製造廠寧願將薄化(thinning)作為其它效能的改善。我們可以降低回火期間所發生的氧化，然後增加底部氧化矽的厚度。較厚的底部氧化矽可以減低設計者所面對的限制。利用同樣的氮化製程與較厚的底部氧化矽，將能夠讓較少的氮原子穿透到通道介面，因此可以在相同的最終介電層厚度下獲得較高的Ion，並改善可靠度。另一方面，混合更多氮原子到膜層中，將能夠在相同的Ion條件下降低閘極漏電流。讓晶圓曝露到空氣中也會使閘極介電層增厚。將包括沈積複晶矽電極在內的所有製程步驟整合成一個單一的系統，能夠使整個閘極堆疊的形成在真空環境不被打破的情況下進行。圖五顯示了在相同氮原子劑量範圍下，完全整合與完全被中斷(interrupted)的閘極介電層製程的nMOS電晶體的數據比較。該分佈有約1埃的偏移，而且製造廠也已經發現同樣的效應[6]。消除這種增厚可以獲得較薄的介電層，或者可以使用較厚的底部氧化矽來達到相同的最終介電層厚度，以獲得額外的效益。 閘極電極 另外一個可以尋求改善的地方是閘極電極(gate electrode)。複晶矽閘極電極在介電層介面處於反轉態(inversion)的條件下，具有比金屬還少的電流載子密度。這將會造成較低的有效電容值，通常會將此有效電容值轉換並以厚度(Tox_inv)來表示。在最佳化的條件下，複晶矽的空乏區能被降低至4埃厚，但無法再降低了。其中一個方法是將所有可利用的摻雜原子(dopant atoms)完全活化，以提高介面中的載子密度。雷射回火已被研究用來做為複晶矽閘極摻雜的活化。雷射能夠在非常接近矽的熔解溫度下將晶圓回火。在這些溫度下，載子濃度將會比利用傳統快速熱回火(RTA)高約2倍。圖六顯示了相當於約1埃的複晶矽空乏區降低所造成的電容值增加。就電學上來看，在複晶矽摻雜(doping)與離子植入(implant)後所進行的雷射回火，可降低約1埃的膜厚。若要利用金屬來取代複晶矽以作為閘極電極，將會消除全部的複晶矽空乏區，因為金屬具有高得多的電流載子密度，但是它們也有其本身的問題。最重要的是電極的功函數(work function)必須與元件型式互相匹配。以塊體(bulk)CMOS來說，pMOS需要高功函數的金屬，而nMOS則需要低功函數的金屬。某些金屬在一般的半導體製程溫度下，很容易被氧化或遭受其它熱衰減的問題。正在評估不同金屬的製造廠也正在評估多重沈積(deposition)技術。其中物理氣相沈積(PVD)是明顯的第一選擇，因為它可以用來沈積週期表上大多數的金屬。而合金的沈積也是很直接就能達成，但是PVD會造成閘極介電層的薄化。另外PVD也會造成電荷在閘極介電質上累積，而導致電晶體臨界電壓的偏移與不穩定。最後，PVD沈積會造成閘極介電層與通道間的介面具有較高的電荷陷阱密度，因而降低流經電晶體的電流，如圖七所示。原子層沈積(atomic layer deposition，ALD)可以提供PVD損傷問題的解決方案。此技術是利用溫和與自我限制的製程條件，以一次只沈積一層金屬膜的方式進行。ALD消除了閘極介電層的薄化與電荷累積的問題，因此可達成很低的介面電荷陷阱。利用ALD可以達成約10 x 1010cm2/eV的通道介面電陷阱密度(圖七)。此外，約25埃厚的薄ALD層能夠保護閘極介電層避免遭受後續傳統PVD製程的破壞。雷射回火與金屬閘極將減輕受累於複晶矽空乏區的限制，它們能夠提供一些可能的取捨方案(trade-offs)，這些取捨方案與那些閘極介電層改善方案類似。每個製造廠均會有他們自己的選擇。他們可以維持同樣厚度的介電層，以獲得電容值增加的益處，因而可達到對閘極開啟與關閉狀態的更多控制。或者，他們可以將閘極介電層加厚，以產生可降低多達100倍的閘極漏電流，並且減少氮原子穿透到通道介面，以提高Ion並改善可靠度。 結論 對於氮氧化矽介電層的改善與降低閘極電極的空乏區，將能提供給製造廠更多的製程空間以達成他們的45奈米目標。雖然對於超越65奈米仍可能使用某些更多的微縮技術，但是很多製造廠會選擇利用上述製程以換取Ion提高與可靠度的改善，並同時降低閘極漏電流。這些改善方案將讓製造廠在投入high-k的睹注之前，有更多的時間來開發high-k的解決方案。SST-AP/Taiwan 致謝 此論文的共同作者包括Peijun Ding、Suraj Rengarajan、Yi Ma與Thai Cheng Chua。 參考資料 1. D. Matsushita, K. Muraoka, Y. Nakasaki, K. Kato, S. Inumiya, K. Eguchi, M. Takayanagi, ovel Fabrication Process to Realize Ultra-thin (EOT = 0.7nm) and Ultra-low Leakage SiON Gate Dielectrics,?Symp. VLSI Tech., p. 172, 2004. 2. Y. R. Wang, Y. W. Ying, Chien Hua Lung, W. T. Chiang, Elrick Hsu, M. F. Lu, et al.  Novel Fabrication Process to Downscale SiON Gate Dielectrics (EOT = 1.06nm, Jgn = 8.5A/cm2) Toward Sub-65nm and Beyond,?Symp. VLSI Tech., p. 164, 2005. 3. G. Lucovsky, Y. Wu, H. Niimi, J. Keister, J. E. Rowe, eparate and Independent Reductions in Direct Tunneling in Oxide/Nitride Stacks with Monolayer Interface Nitridation Associated with the (i) Interface Nitridation and (ii) Increased Physi