替代性的封裝選擇可提供可靠度的新型封裝概念
目前對於系統級封裝(SiP，system-in-package)及系統封裝(SOP，system-on-package)技術的興趣已逐漸增加。一般的封裝設計是一個單一的覆晶(flip chip)晶片加上一些晶片級封裝(CSP)的動態記憶體(DRAM)或靜態記憶體(SRAM)，以及多個去偶合(decoupling)的電容所組成。這種封裝概念是在黏著在印刷電路板(PCB)上的單一晶片球柵陣列(BGA)和一個所有元件均是覆晶的完全多晶片模組之間取得平衡。
SiP/SOP設計方式可以有二項優點：首先，它可改善電性的效能，因為它消除了從特殊應用IC(ASIC)、現場可規劃邏輯閘陣列(FPGA)或微處理器的連線、經由封裝的連線、印刷電路板與其它元件對記憶體的連線。這些連線的每一項均會在高頻寬時成為一項潛在的反射點(reflectance)。此方式亦降低了導體長度，因而也降低了電感值。第二個優點是印刷電路板成本的降低。例如，將記憶體元件展開到相同的封裝表面再加上特殊應用IC時，則在封裝與印刷電路板之間只需要較少的連線。這在印刷電路板的印刷穿孔(PTHs，printed through holes)、打線與表面黏著技術(SMT)銲墊上的降低，能夠使得印刷電路板的層數也降低。一個明顯能夠使這個設計方式成為可能的因子是使用晶片級封裝的記憶體元件的可取得性與品質。晶片級封裝是一個可測試的封裝晶片，因此對於裸晶良品(known good die)的考量就可以消除。
封裝可靠度會一直是必須考量的重點，特別是在使用覆晶構裝時。在過去，多重晶片的方式是由多層陶瓷晶片封裝所主宰。而最近，塑膠封裝已在這個應用領域中出現，因為它們預期會有較大的成本效益。但結合覆晶的塑膠構裝則會有升高的可靠度考量，特別是在晶片與封裝的接點上。
可靠度的效能
不管是用在單一晶片或多晶片應用上的封裝可靠度已經存在有很多潛在的失效模式，而且可將這些失效簡化成三個主要的失效位置。這些失效包括覆晶連線、封裝到電路板的連線，以及封裝內部連線。此研究考探討了用在這些多重晶片應用上的覆晶黏著與球柵陣列的連線。這些失效的成因是不同材料的機械性偶合(coupling)所造成。假如在材料之間的熱膨脹係數(CTE)有很大的不匹配時，則會在覆晶與球柵陣列位置上造成嚴重的可靠度問題。
例如在一個陶瓷覆晶中，在熱膨脹係數為3.0 ppm/蚓的矽晶與熱膨脹係數為6.5 ppm/蚓的一般氧化鋁陶瓷封裝之間的機械性偶合不匹配為3.5 ppm/蚓。此材料的不匹配是相當低，因此覆晶接點的可靠度很高。但在封裝的反面可能是利用球柵陣列來連線到印刷電路板。而陶瓷與熱膨脹係數為16~18 ppm/蚓的印刷電路板之間的不匹配會更大。在此例子中的球柵陣列接點是一個很大的可靠度問題點，特別是在封裝本體尺寸大於33毫米時。此問題會隨著封裝本體尺寸的增加所造成的中性點(neutral point)距離增加而變大。陶瓷的應用是利用柱狀(column)柵陣列來當做補償用的彎曲橫桿。然而柱狀柵陣列相對球柵陣列來說會有較大的電感性，而且在較高頻寬時的電性效能會較低。另一個使用在很多陶瓷應用上的連線技術是基板(land)柵陣列。在封裝面上的基板柵陣列會連接到已組裝在印刷電路板上的插座(socket)中。但此插座與插座的組裝是很花成本的，而且這種連線的電性特性通常比球柵陣列的連線還來得差。
而如層疊(buildup)等標準的塑膠覆晶封裝，則有相反的問題。它們與印刷電路板可以匹配的很好(熱膨脹係數為15~18 ppm/蚓)，但在晶片與封裝之間則有很嚴重的不匹配發生。這問題會隨著相對於中性點距離的增加而增加。晶片尺寸的增加本身也就如同封裝本體尺寸的增加。構裝期間在晶片區域的撓曲(warpage)是一個額外的問題，而且一般是伴隨使用塑膠覆晶封裝時的熱膨脹係數不匹配而來。這會在覆晶連線上造成很高的應力，但也可能會造成晶片破裂。
雖然多晶片封裝方式能降低印刷電路板的成本，並改善其電性效能，但若混淆了這些改善與可靠度上的考量時，則會使得使用這方法的任何成本優點消失不見。其解決方案應該是要找到一種可使多晶片封裝方式夠可靠的封裝。這個封裝也必須能夠消除任何封裝本身的可靠度問題。
由某家公司**所開發的聚四氟乙烯(PTFE)類的塑膠封裝*，已經證明能在晶片與印刷電路板和覆晶與球柵陣列的互連線上提供足夠的可靠度。這類封裝使用低應力、且可提供比陶瓷以及一般的層疊覆晶塑膠封裝更好的電性特性之聚四氟乙烯類的介電質。其電性特性部份是由其低介電常數及聚四氟乙烯材料本身的低介電損耗所貢獻。此封裝的可靠度是藉由結合高相容性、低應力的聚四氟乙烯以及同時可做為接地板的銅－不變鋼(invar)-銅(CIC)核心材料所提供。但CIC的主要目的是要提供聚四氟乙烯的熱膨脹補償。
新型封裝的完整可靠度測試已經由大型半導體廠測試大到18.3毫米的尺寸，以及大到52.5 毫米的大型封裝本體尺寸。該測試是設計來模擬現場的狀況，因此會在構裝到印刷電路板後，將散熱片(heat sinks)黏著到元件上。表一顯示一個構裝到2,577 I/O腳數的52.5 毫米封裝與重量為200 克的89 × 104-毫米鋁質散熱片，並帶有高熔融凸塊(melt bumps)的18.3 毫米晶片之新型封裝上所進行的測試。
在圖二的封裝相片中顯示了在200-克散熱片下的封裝。測試的印刷電路板則被減少成三個球柵陣列區塊以使觀察人員能夠判別封裝與散熱片之間的尺寸差異。封裝本體尺寸的外廓(outline)基本上就是印刷電路板上的球柵陣列銲墊的外廓。
雖然這是一個單晶片的元件，但它證明了大型晶片也能被黏著到塑膠封裝上，且具有高效能的可靠度。此新型封裝是加上陶瓷覆晶電容來加以設計及測試。因為所顯示的結果是針對封裝晶片及電容二部份，因此這也確定了此技術能夠支援多重元件的可靠度要求。圖三顯示了此測試封裝的底部及全陣列矩陣的球柵陣列，以及其下方和裸露的晶片區域與五個電容區域。
新型的單晶片封裝通常會有一個包圍在晶片與電容週圍的不銹鋼製之加固物(stiffener)。加固物的目的是要確保在晶片黏著時晶片區域的平坦度，以及在次級構裝時的封裝共平面性(coplanarity)。
技術平台
因為可靠度的測試結果是正面的，因此使用這個技術來做為其它封裝型式的平台可提供業界一個可實行的替代方案。其數據支援覆晶以及如晶片級封裝等低密度黏著製程。為了能將可靠度的問題最小化，因此類似此類的封裝設計已經開始取代陶瓷封裝了。
圖四顯示一個承載有使用新型封裝的12片多晶片封裝的構裝托盤(tray)。該封裝的性質是一個構裝在39 × 55-毫米球柵陣列中央的單晶片之現場可規劃邏輯閘陣列的覆晶片。其中四個位在角落的黑色四方形是封裝在0.8-毫米晶片級封裝中的靜態記憶體封裝。雖然較小的去偶合電容能裝置在靠近晶片的地方，但仍有十個電容是延著封裝邊緣來裝置的。雖然封裝對印刷電路板的連線是利用球柵陣列來達成，但其它的連線型式也能夠與此解決方案相容。
在晶片黏著之前並沒有將加固物黏著到基板上。只要晶片與表面黏著技術元件被黏著之後，通常會將一個散熱片(heatspreader)(也可當成加固物)構裝到封裝上。此散熱片可以是一片或二片式，雖然二片式看起來會較具成本效益。其中一片是圍住封裝外側邊緣的四方形窗型框。第二片是用來補償晶片、晶片級封裝與電容等不同高度的多層式(multi-tiered)結構。此第二片的外廓可與圖片框(picture frame)的外廓相匹配，因此散熱片能夠提供封裝足夠的堅固性。
結論
目前市場已持續發展並使用新型封裝型式與技術，以與半導體的進展齊步並進。從封裝所能提供的廣泛基礎來看，很明顯的是沒有任何一個方案對每一個應用都是最佳的方案。對於想要尋找單晶片封裝之外的替代方案的代工廠來說，能夠產生一個功能性島狀物的系統級封裝的概念是一個令人滿意的方案，只要此封裝不會引入可靠度問題的話。對於使用在系統的封裝上的基板型式必須謹慎地加以考量，特別是在利用覆晶來做為晶片黏著時。有機基板提供了一個在單一封裝上進行多重晶片封裝的可實行方案。SST-AP/Taiwan
* HyperBGA.
** Endicott Interconnect Technologies Inc.
作者
Kim Blackwell 是半導體封裝部門的產品經理，而Karen Carpenter 是市場與通訊部門的主管，聯絡地址：Endicott Interconnect Technologies Inc., 1701 North Street, Endicott, NY 13760；聯絡電話：(670) 755-2843；電子郵件信箱：kim.blackwell@eitny.com與karen.carpenter@eitny.com。