以犧牲覆蓋層進行晶圓形貌控制
覆蓋層(capping layers)能保護後續製程對多孔性低介電值材料的影響，儘管業界已經開始應用多孔性低介電質，目前仍有充分的理由使用覆蓋層。此篇論文重心為犧牲覆蓋層(sacrificial cap layers)對銅金屬─阻障層(copper-barrier)的化學機械研磨製程(CMP)影響，以及對CMP耗材(CMP consumables)選用的影響。CMP製程使用犧牲覆蓋層的特有好處包括：更好的晶圓形貌控制、製程穩定性以及產能提昇。
於進行低介電質製程整合時，硬質罩幕(hardmask)與覆蓋層材料的使用與選擇，在半導體業界並未標準化。每個公司都有其特殊的解決方案與理由，以解釋該方法最適用。不過從單純的化學機械研磨製程觀點而言，犧牲層的優點能加以評估而不視其選擇理由。低介電質材料經常覆以碳化矽、氮化矽碳(SiCN)、二氧化矽、矽碳氧化物(SiCOH)與氮化矽(Si3N4)等材料，以解決製程與可靠度的一些可能困擾。當材料使用來改善蝕刻效果(etch profiles)或降低電漿性損傷(plasma damage)時，此層材料稱之為硬質罩幕層(hardmask)。如果此層材料的主要功能，在於增加對續層材料的黏附性、提昇潔淨性能、保護介電質或增強化學機械研磨製程效率，此層材料則稱之為覆蓋層(cap)，如圖一a所示。如果在蝕刻之後與阻障層之前，於多孔性材料上施加一層貼附的介電質層，此層材料稱之為密封層(seal)。基於不同的考量而選擇不同的材料層，而單一層材料經常提供多重目標[1]，如果於進行化學機械研磨製程時，仔細的選擇與CMP製程最優化，這些覆蓋層結構能產生穩健的製程解決方案。
銅金屬移除的理想狀況與實際結果比較
使用於特定CMP製程的犧牲覆蓋層結構，能夠將低於理想的情況與產能、設計準則彈性、穩健製程參數範圍等實際需求結合。銅金屬化學機械研磨製程包含兩個步驟：清除到阻障層的銅金屬移除；阻障層移除，程序當中包含了覆蓋層與介電質層的移除。銅金屬CMP製程的最理想狀況，為均勻移除成為平坦的銅金屬面，並且於整個晶圓面上同時停在阻障層之前(圖一b)。不過實際上，由於研磨非均勻性、從較低層累積的堆疊形貌以及晶圓表面圖案密度影響性(圖一c)，都需要使用顯量的超磨，以避免殘餘銅金屬坑洞(copper puddles)或電路產生短路(圖一d)。超磨造成銅凹陷(dishing)，銅凹陷深度與介電質層的底層凹陷(underlying topography)量相當(圖一e) [2]，適度的銅表面凹陷量為移除一致性的必須條件，此凹陷量隨後定義阻障層移除步驟的一些需求條件。
阻障層移除高選擇性製程的陷阱
當嘗試將阻障層移除CMP製程與晶圓原形貌相配合時，CMP製程的不完美性就出現了，晶圓進入研磨機台預備研磨時，由於之前的銅金屬移除步驟以及底層形狀變異性，晶圓形貌會呈現預期的分布範圍，因此必須解決相隨的製程問題。在施以覆蓋層材料之前，銅金屬CMP製程的一個早期缺失，為使用超淺凹陷銅金屬移除用研磨劑，再使用高選擇性的阻障層研磨劑。
高選擇性研磨劑結合了阻障層高研磨率與介電質與銅金屬的低研磨率。在高選擇性研磨劑研磨製程，以銅金屬與介電質尺寸變化最小的方式，移除阻障層材料；所以晶圓表面形貌等於介電質沉積量加上殘餘的銅凹陷，此為“以平坦面開始，並保持平坦”的解決方案。在測試晶圓的單層金屬，由於金屬厚度能被控制良好的介電質沉積厚度所決定，所以電阻分布能接近理想值。然而於多層金屬晶圓，由於沉積是貼附在底層表面，所以每個底層的形貌會經由介電質移轉。介電質裡的低處(low spots)不易從晶圓表面特徵辨識出來，所以會造成銅金屬的坑洞殘留(residual puddles)。
採用高選擇性製程方法會捨棄CMP的一個主要好處：平坦性，即改善晶圓整體形貌的能力。要高選擇性製程獲得較佳的良率，阻障層研磨後的形貌必須小於銅金屬移除到阻障層階段所帶來的凹陷(dishing)與侵蝕(erosion)。此種製程無法從由CMP或其他製程非均勻性造成的額外表面復原；因此，它是無可避免的較能改善形貌的低選擇性方法為不穩定。
何處修正形貌
為了獲得穩定性製程，CMP製程應該處理寬限的各種形貌，並且改善晶。要獲致上述目的，顯量的介電質或覆蓋層材料移除，並且讓銅金屬接近介電質水平。沒有覆蓋層，台階高度(step height)的降低視CMP材料移除的平坦化效率而定。此現象的一個重要評量，為台階高度降低率與材料移除量的比較，圖二顯示凹陷減少量與場介電質移除量的比較。
銅金屬移除率在圖案區域開始時很低，當其間介電值移除後，移除率即加速。當介電質與銅金屬的移除率互相接近時，凹陷程度即到達一個平衡值。典型的阻障層研磨程序在平衡之前，能很好的停下來，不過製程能多快的降低凹陷，將決定晶圓表面對材料移除量變異值的敏感程度。在全體顯示範圍曲線(所有組件形貌組成的測量)內的漸近線尾部所進行的製程，將比在陡峭部分進行的製程為穩定。犧牲覆蓋層提供在更穩定區域進行處理所需的材料。
至於犧牲覆蓋層，底層低介電值材料能做為CMP停止層，以更進一步的加速平坦化，並且降低需要移除的材料總量。以低介電值膜為CMP停止層，能讓覆蓋層相較於銅膜獲得較高的移除率，因此可能非常快的得到初始平坦。相當於銅金屬移除率的底層低介電值材料低移除率，會產生較小的最終凹陷。覆蓋層系統的晶圓表面平衡狀態受銅金屬與低介電值材料移除率的控制，而非覆蓋屬的移除率。使用此種CMP製程的優點，為在大範圍的圖案密度下，能明顯的更緊縮最終銅厚的分布量，與電性測試結果相較，更容易看出此趨勢(圖三)。當使用停止層與不使用停止層進行比較時，即使是50%的超磨，注意其電阻值分布的最小散佈量。
覆蓋層是否需要清除？
使用覆蓋層的好處很明顯，不過於研磨階段，研磨結束是停留在覆蓋層次或移除整個覆蓋層，目前仍莫衷一是。對CMP製程而言，兩種方法都有其優點，如同圖四a所見，移除覆蓋層可以讓低介電質薄膜成為軟停止層(soft stop)，並且增加平坦化，因此可以讓覆蓋層大約與進入機台晶圓的第一道銅製程凹陷一樣薄，一般是400~600A。而且，因為能利用更高的覆蓋層移除率，而不會讓凹陷對研磨時間或晶圓面上的均勻性變的極度敏感，所以能獲致更高的產能。
如果底層介電質暴露在化學機械研磨所使用的化學品之下，容易受化學品的影響而損傷，或者受到可能的機械損傷，則保留點覆蓋層材料將是有用的解決辦法(圖四b)。特別是當覆蓋層材料為二氧化矽時，留一些覆蓋層材料會有易於清潔的優點，而且經常於接續處理前製程時，會有回溯相容性(backward compatibility)的優點。在缺點方面則為對有效K值增加的妥協，以及需要更仔細的終點偵測(endpoint detection)，以避免覆蓋層的穿透與介電質的暴露。
在原位置留下一些覆蓋層材料的一個重大理由，為與時間有關的介電崩潰(dielectric breakdown)的降低，當覆蓋層移除時[3]，在某個狀況會以一個數量等級的程度降低。於此特殊狀況，整合方案為以TEOS材料覆蓋含碳氧化物結構(CDO structure)，一個可能的解釋為製程的離子擴散會進入介電質薄膜，而不會進入覆蓋層材料。金屬離子的一個可能來源為阻障層研磨劑，為了測試此假說，尚未研磨的TEOS與含碳氧化物晶圓，或以Rohm and Haas Electronic Materials 研發的阻障層研磨劑進行研磨的上述晶圓，都以二次離子質譜術(secondary-ion mass spectrometry, SIMS)進行測量，表中的數據顯示此種研磨劑並不會給予材料頂層顯量額外的離子含量。不過並未對含碳氧化物進行鈣與鐵原子的量測，因為碳化矽(SiC)會干擾檢測。研磨劑可能為離子污染來源之一，於矽晶圓製造業此為眾所週知之事，然而結果顯示是有可能製造不會污染暴露低介電值材料的研磨劑。
結論
CMP製程的現實性，使得阻障層研磨需要一種非選擇性的解決方法，讓寬限範圍的表面圖案，都能獲得製程穩定性與強健性，CMP製程的現實性也了解到大量的介電質材料需要移除。相對於高選擇性解決方法，犧牲覆蓋層的移除讓CMP製程能容忍銅金屬移除與凹陷的超磨，覆蓋層提供了進行晶圓表面修正所需的材料，並且讓堆疊在更高程度時，能免於失去控制。在底層低介電質之前或低介電質上面停止研磨，覆蓋層材料的利用能夠緊縮電阻值的分布。底層低介電質材料的污染能降低內連線可靠度，不過仔細選擇CMP研磨劑，可以避免上述問題的發生。總體整合與製程上的考量，將促使工程人員決定使用覆蓋層材料，不過從CMP製程觀點而言，覆蓋層結構具備顯著的優勢，更穩健的CMP製程將使下游製程的一致性變的更佳化，而且最後能獲得更高的電性良率。SST-AP/Taiwan
致謝
作者感謝 Rohm and Haas Electronic Materials公司Drs. John Quanci，以及日本元件製造廠Zhendong Liu於本文的協助。
參考文獻
1. F. Fusalba, dvanced ULK Dielectric Materials for Sub 65nm Node within 300mm Interconnect Process,?IITC 2003 Short Course.
2. R. Barker, 300mm Cu CMP Process Development on a Single Platen for 65nm Technology,?CMP-MIC 2004.
3. Y.Yamada, opper CMP Process for High Reliable Copper Damascene Interconnects,?CMP-MIC 2004.
作者
Richard Baker 機械工程博士，自1996年起即在 Rohm and Haas Electronic Materials CMP Technologies公司服務，聯絡地址：Rohm and Haas Electronic Materials CMP Technologies, 451 Bellevue Rd., Newark, DE 19713-9960。電話：302/366-0500。