邏輯晶片與記憶體封裝的整合
闡述技術性與後勤上的挑戰
在更小的電子產品中加入更強的特性與功能已經讓電子業界面臨了某些設計與構裝上的挑戰。特別是手持裝置(handset)製造商持續往更低成本、更小尺寸並降低產品中的元件數目以提供改善的功能性與更強的使用者介面[1]。為了開發這些次世代特性集中的產品，設計人員被迫必須在很多的取捨(trade-offs)中做權衡考量，包括如何在不犧牲尺寸、成本、即時上市或供應鏈的效率下，實現所需要的特性與功能。
目前半導體業界已經開發了能滿足很多整合上的挑戰的立體封裝以及開發可在更小外型尺寸中提供更強功能性的產品。行動電話是今日最重要之立體封裝應用的代表。其它的應用包括手持消費性產品，例如數位攝影機與相機[2]。目前最廣泛運用的立體封裝是在單一的晶片尺寸封裝(CSP)上運用晶片堆疊(die-stacking)技術。這些晶片堆疊元件被廣泛運用在結合了如靜態隨機存取記憶體(SRAM)與快閃記憶體(flash)等高良率(high-yielding)的記憶體元件上，它們有著相類似的尺寸與打線需求、低功率消耗與已確立的晶圓供應關係。
所面臨挑戰的定義
當手持裝置製造商往更高的系統層級整合前進時，業界也正在探索如何在單一封裝中堆疊如邏輯與記憶體等混合元件型態的可行性。當晶片堆疊持續成為堆疊相似元件型態的有效解決方案時，則對於混合元件型態的晶片層級整合上已經開始出現一些關鍵性的問題(圖一)。
晶片供應商管理：將來自多家矽晶片供應商的晶片加進單一的整合封裝中時，會引入一些複雜的商業與供應鏈管理上的問題[3]。當一家委託代工廠的設計需要一個整合了多家矽晶片供應商的晶片封裝時，這些供應商必須建立商業上的關係以允許他們的晶片能與來自其它供應商的晶片封裝在一起。到目前為止，這些商業關係仍然相當難以建立與管理。而其負有的責任性更加入了另一個潛在的困難。當多家矽晶片供應商提供作為多晶片封裝的晶片時，要如何決定誰才該為整體的元件品質負責是很困難的。到底要選擇這家供應商還是另一家？是封裝的構裝廠嗎？而機密則是另一個須要考量的地方。很多矽晶片供應商將他們最後的測試向量(vector)視為智慧財產權與機密，而且有時他們並不想要提供給參與整合產品中的其它廠商。
測試與預燒管理：將多重晶片置入一個單一整合封裝中時，可能會造成很多問題。某些多晶片解決方案中的元件在最後的封裝構裝之後，會需要完整的功能性測試且可能需要預燒(burn-in)，但並不希望在某一元件進行要求的預燒時卻堆疊著另外一個元件。而且所有提供封裝中晶片的矽晶片供應商必須提供他們的測試向量以確保最後的產品品質。為了減輕這個問題所造成的影響，封裝廠必須依靠矽晶片供應商的「裸晶良品(KGD，known good die)」程序以確保他們的多重晶片元件的最終品質與良率。目前KGD程序已逐漸常見，但這些程序卻也伴隨著成本的增加，因為其較嚴格的缺陷極限(margin)、須在更昂貴的測試設備上執行較長的測試時間，以及在模組構裝時會有較高的潛在複合良率損失(compound yield losses)的風險。而且KGD程序無法經常應用在先進的IC製程或晶片設計上。
良率管理：雖然有了KGD程序與其它測試方法，但是對於目前的解決方案來說，仍是難以在封裝之前就能完成所有晶片的測試。良率對多晶片封裝來說是一項重要的考量，因為將更多的晶片置入單一封裝時的複合良率結果，會造成成本的遽增。將任何高價的晶片運用到這些封裝時的風險仍然相當重要，因為當低價的晶片損壞或在後續組裝成晶片堆疊過程中造成缺陷時，這些高價的晶片仍然必須被丟棄。
對於這些與另外一些技術性和後勤上的考量，業界已在探討新型的封裝堆疊技術以提供所需的整合程度，但仍然會在堆疊混合型元件時面臨一些挑戰。
在無線手持裝置中的封裝堆疊
在一般的無線手持裝置中，基頻(base-band)處理器與記憶體元件和介面匯流排(bus)會需要最高程度的輸出／入腳數(I/O)與打線(wiring)密度。提供晶片尺寸封裝(CSP)的平台以在處理器上堆疊記憶體元件，不僅能節省空間，而且也可將記憶體匯流排整合進堆疊中，因此也降低了打線密度以及母板本身的成本。嘗試以晶片堆疊技術來達成如此的整合程度與密度時，會對基板製造與構裝製程造成挑戰。而且就算都能夠解決這些技術性的挑戰，但複合良率、測試與後勤上的挑戰通常會使得晶片堆疊技術無法達到具成本效益的需求。
而目前一項新興的可堆疊晶片尺寸封裝*仍能使用現有的尺寸大小、輸出(pin-out)腳位標準與現存的工業基礎架構而讓不同的記憶體元件能堆疊在同一個邏輯元件上，進而滿足這樣的整合挑戰[4]。邏輯元件與記憶體元件分開製造、測試、行銷與供應，而仍能達到單一的晶片尺寸封裝大小(圖二)。這個方式亦能有效地滿足很多矽晶片供應商目前在運用堆疊技術時，所面對的構裝、商業與後勤上的整合挑戰。
實際應用的例子
對於這個技術更詳細的討論可協助解釋立體封裝方式的機制與特性。
封裝首先由雙層金屬層基板開始(圖四)。高輸出入腳數的元件先利用環氧樹脂(epoxy)或矽基黏著劑接合在雙層金屬的基板上，然後進行傳統的打線與外殼外塑(overmolding)製程。然後把基板摺疊起來(folded over)並接合到模套(mold cap)上，以產生一個能將已預測試及預燒過的記憶體元件表面黏著在邏輯元件上的記憶體尺寸。為了能夠測試這個封裝，所以我們做了一些小小的改變以測試其插座(socket)，因此摺疊的公差(tolerance)就不會影響接觸點的定位。
基本的邏輯與記憶體尺寸可加以設計，以符合現存邏輯輸出腳位與尺寸的標準，因此可讓數位處理晶片(DSP)元件能接受「現成的(off-the-shelf)」記憶體元件，包括堆疊或結合的記憶體元件。
封裝的堆疊製程可在標準表面黏著技術(SMT)生產線上以電路板的形式來達成，而且所有的元件僅需經過一次回銲爐(reflow oven)即可，因此只會對標準電路板構裝製程造成少許或最少的衝擊。
摺疊(folding)的步驟是後段晶片尺寸封裝構裝生產線上，唯一需要新型設備的製程。對於可撓式(flex)電路組合的摺疊已經在醫學、軍事與消費性工業上應用了幾十年。其中一個例子是新力公司用來達成最新世代數位相機所需求的高度整合與很小的外型尺寸之彈性系統整合模組。
這個用來堆疊混合元件型式的次架構方法，可設計來滿足前面所描述之晶片堆疊所遭遇到的挑戰。首先，藉由在基頻與記憶體元件之間提供標準化的記憶體介面，因此手持裝置製造商即能分別從不同，甚至是互相競爭的供應商那邊取得記憶體與邏輯元件。第二，摺疊的摺邊(flap)能讓較低良率的晶片事先預封裝，並在黏著較高良率的記憶體元件之前先加以測試。相反地，如果需要的話，記憶體元件可獨立於基頻晶片之外分開做測試與預燒。只有在堆疊已完整測試後的預封裝元件時，此封裝才能達到將近100%的最後封裝良率。而最後的堆疊操作若是在兩個封裝均已完成組裝時，則可由半導體製造商來執行，或是剛在電路板組裝之前或該期間時，則可由電路板組裝廠來執行。這個技術可在接近基頻晶片本身尺寸的封裝上提供很重大的整合度。
最後，該技術可加以放大(scale)以滿足較高的打線密度、較小的外型尺寸、較緊密的內連線腳距與較高程度的元件和混合技術的整合。具有較高程度的可縮放性在無線手持裝置市場的快速發展考量上是很重要的。
結論
無線電子工業已經引導了在較小的外型尺寸上具有較多的功能，因此在最小的可用空間內需要有較高密度的記憶體次系統(如SRAM與快閃記憶體)[5]。晶片堆疊將會持續成為整合相似元件型式，如高良率記憶體晶片的一個有效解決方案。
當業界朝向混合元件整合的方向前進時，封裝堆疊(package stacking)等另類的方式將會是能在可接受的成本上達成較高整合度的關鍵。新興的封裝堆疊方式，例如本文章中所討論的邏輯與記憶體技術，可被設計成能夠提供多重供應商與晶片供應的彈性，而且能夠藉由滿足在多晶片封裝上堆疊混合元件所伴隨而來的商業與後勤問題，而使得整體的系統成本得以降低。因此最終的結果是能夠符合無線業界積極的尺寸、成本與即時上市等技術藍圖之具有更完整特性的電子產品。SST-AP/Taiwan
參考資料
1. G. Raskin, "Integration Challenges for Wireless IC Handset Makers," 3-D Packaging Symposium, San Jose, CA: July 15, 2003.
2. J. Vardaman, "Stacked CSPs: Market and Technology Developments," 10th Annual International KGD Packaging & Test Workshop, Napa, CA: September 8-10, 2003.
3. C.E. Bauer and J. Riley, "Multichip Packaging: Business and Logistical Issues," Advanced Packaging, January 2003, p. 29.
4. L. Smith, "Applications and Advances in Chip Scale Packaging Stacking," IMAPS Advanced Technology Workshop on Advanced 3-D Packaging: Innovations and Applications for MCM and System-in-Package Technology, Baltimore, Maryland, March 12, 2003.
5. S. Greathouse, "3-D Stacked Package Technology, Facing Tomorrow's Needs Today," 3-D Packaging Symposium, San Jose, Calif., July 15, 2003.
* Tessera's mZ Fold-over technology.
作者
Craig Mitchell 為Tessera Technologies Inc.的市場行銷副總經理，連絡方式：3099 Orchard Dr., San Jose, CA 95134；電子郵件信箱：csmitchell@tessera.com。