絕緣層覆矽(SOI)晶圓：製造技術與趨勢
於1978年被提出來做為CMOS製作技術的材料以來，絕緣層覆矽(SOI) 提供了操作快速、低功率消耗、減少軟錯誤、閉鎖抑制(latch-up immunity)、製程簡化以及尺寸微小化改善等潛力優勢。雖然早先是將SOI材料著眼於小規模的利基(niche)市場上，然而成為主流應用的契機卻已顯著地擴展開來。在過去的數年當中，已經被運用在各種類型的尖端IC應用上，諸如微處理器、伺服器、智慧電源管理(smart power)以及射頻(RF)信號處理器等等，特別是使用在部分空乏式(PD) 的矽層構造上。
隨著MOS電晶體的實體(physical)通道長度(Lg)微縮到次50奈米的世代─一路來到次10奈米的世代─CMOS元件結構的另一種替代性選擇[亦即完全空乏式(FD)超薄體]，結合多層閘極結構， 例如具有高介電常數閘極介電質、金屬電極、提高的源-汲極以及應變矽通道等架構的同鰭式場效電晶體(FinFET)，將明顯地開拓出SOI主流運用的商機[1]。
製作方法
SOI晶圓的製作[2]是透過兩個主要的途徑來進行。第一種是將氧佈植到拋光矽晶圓或磊晶圓上，正確地稱呼為氧離子植入矽晶隔離法(SIMOX)。相關SIMOX的改良方法，特別是針對低劑量氧離子的佈植(～1017 ㎝-2 SIMOX產品)，是氧的環境下藉由退火方式來達成目的。最近有一種SIMOX的變化類型稱為SPIMOX，則在佈植過程當中使用到包含H2O+、HO+及O+等水蒸汽電漿(water plasma)種類。
第二種主要的SOI製作的途徑已被廣泛地稱為晶圓貼合(bonding)方式。顧名思義，透過熱方式於第一片晶圓之上所生成的氧化矽(SiO2)而將兩片晶圓貼合在一起，之後將二片晶圓分離，第一片晶圓上方的薄矽膜(在氧化矽上)會被轉移到第二片晶圓上，通常後面的(第二片)晶圓被稱之為操作晶圓(handle wafer)。
針對晶圓的貼合方式，業已發展出許多製造和分離的方法。這些方法包括有矽晶圓的巨觀(macroscopic)研磨法或蝕刻法，一直研磨或蝕刻到達成所要的膜厚為止。一個較為複雜的方式，是在晶圓貼合之前，於等待被削薄的晶圓上加上蝕刻終止的機制。經由選擇性蝕刻劑對第一片晶圓的塊體(bulk)來進行較快速度的移除，而當達到重度摻雜的硼層、Si：Ge磊晶層或某些鍺-硼的混合區域而終止。
這樣的方式被稱之為貼合與蝕刻SOI(BESOI)製程。另外一種移除第一片晶圓塊體表面部份的機制是被稱為電漿輔助化學蝕刻(PACE)製程。這種程序所仰賴的是依據著掃描電漿蝕刻對SOI層厚度的高速對映 (mapping)，這樣的蝕刻是有選擇性地去移除在表面較厚的區域而獲得所必需的SOI層的均勻度。
另外一種晶圓貼合的變化方式被稱為智切(Smart Cut)製程(見圖示)[3]。在這個程序裡，於最終的SOI晶圓中的矽膜層[與埋入氧化層(BOX)厚度]則從初始的起始矽晶圓被劈裂開來並且被轉移到操作晶圓上面。
進行轉移層的方法時，也可以考慮採用磊晶層轉移(ELTRAN)的方式。這個方法是源自於最初被稱為完全隔離多孔性氧化矽(FIPOS)製程的改良及更新應用。多孔性薄膜是藉由電化學陽極反應所形成的。多孔性矽膜在機械強度表現上較薄弱，但保有做為其後續SOI處理時對於初始矽晶圓的單結晶度(Crystallinity)要求。藉由在氫氣(H2)中高溫退火對於在表面孔隙的封合(sealing)作用之後，在稍後SOI處理之前，會有磊晶層被沈積在多孔性矽膜的上面。
當然，也可以使用它類的層轉移方式來製作晶圓片，像是在SOI上面來製作應變矽膜層，尤其是有助於利用在結合有應變矽高速遷移特色與SOI優點的先進元件架構上。這些架構可以運用層轉移技術來達成，以便使應變矽能直接地覆蓋在絕緣層上(sSOI)，包含部分空乏式及完全空乏式兩種構造。應變矽的SIMOX步驟也已被注意到；這將是另一個有關於1300-1350℃氧化物(SiOx)退火的製程議題。
之前所述及的每一種製造程序各有其特定優勢(benefits)及傷害(detrimental)效應，通常後者將嚴重影響SOI的成本與良率問題。因為經由兩片晶圓貼合而成為SOI結構會造成額外成本增加，可利用其中之一的初始晶圓來做若干循環使用的技術方式而來加以克服(見圖示)。
過去的方法尚包括氧化鋁覆矽(SOS)，氧化鋯覆矽(SOZ)，以及從液融狀(liquid melt)的大批次再結晶過程。其他技術也包含有磊晶層過沈積(ELO)；大晶粒矽所產生的矽結晶度未必就不符合使用於元件性能及固相磊晶(SPE)的要求。
SOI膜厚趨勢
尖端應用的趨勢是需要一個頂面薄矽層(<30奈米)的完全空乏式SOI架構。在多數的情況下，對於現今SOI產品來說是似乎有需要去移除部分的的矽膜層。換言之，通常吾人得到一部分空乏式結構之後，依特定應用，針對所需要的完全空乏厚度去削薄矽層。另外，起因於BOX層所減少的熱傳導亦需要去注意到。
對單閘極完全空乏的SOI元件來說，雖然BOX層的最佳化厚度持續被提出[4]，一般來說，BOX層厚度跟閘極長度有關係。BOX厚度值的選定，在於下列因素的考量：BOX電容值、起因於熱傳導減少的電路熱散、吸集雜質(gettering)、完整電性、晶圓製造能力、量測方式、晶圓品質與成本以及良率等等。然而對部分空乏式的SOI元件而言，BOX厚度對於元件參數的影響性較少，其厚度大約介於100-200奈米之間。一旦半導體技術世代小於50奈米的時候，此時相對應的Lg大約在20奈米，可以預見的是SOI CMOS元件將會難以維持在部分空乏的操作模式。使用多層閘極的完全空乏操作行為將稍微放寬削薄BOX層及矽層厚度的需要性[1,5]。
量測方式(Metrology)與特性分析
對SOI晶圓材料來說，特性分析和量測方式是一項重要的挑戰。其一的關鍵實例是評估有2毫米邊削緣例外(edge exclusion)的SOI材料特性(依據2003年ITRS 規範)。針對拋光矽晶圓及磊晶矽晶圓特性所列出的微粒量測期許等級(readiness grades)尚可能無法通則化地適用到SOI晶圓。許多的SOI缺陷類型的量測方式，需要破壞性化學蝕刻，卻無法鑑別各種型態晶體的缺陷。這些不同的缺陷並非都有著相同的來源、大小或對元件良率的影響，因此可能顯現出不同的致命率(kill rates)。非破壞性及快速的方法也需要來做為量測出在SOI材料中的電性與結構性缺陷。最後，有關於應變量測方式的議題(應變與矽：鍺(Si：Ge)組成的快速空間變化，穿透(threading)與錯位差排以及其他類型晶圓缺陷的檢測，還有表面粗糙度的測量)也需要留意到[6]。
展望預測(Prognosis)
平面塊體拋光晶圓及磊晶圓，還有部分空乏式甚至及完全空乏式SOI矽材料，當Lg接近30奈米時，而且尤其是次10奈米範圍時，所呈現出短通道效應的微縮議題變得更為重要。相較於塊體矽與磊晶矽，SOI材料的相對不成熟性，會造成有關於SOI特定缺陷認知，以及其對元件性能影響和生產環境中的良率問題的重要挑戰。
以現今可被理解的物理原理範圍內，要持續微縮到18奈米技術世代(~Lg=7奈米)的信念是可以達成的。有效的非平面解決方案(Effective nonplanar solutions)必須用來修正具有多層閘極和完全空乏式SOI的超薄體電晶體與其若干的混合搭配(combinatorial mix)的重要製程議題。針對頂尖IC相關應用的SOI材料適用性顯然是加諸有摩爾定律及ITRS規範的成長期待的保證，特別是具有3D元件架構所產生其特有架構的潛在過剩(potential plethora)[7]。擁有有Lg<10奈米的終極CMOS MOSFET，可能是有輕度佈植通道(應變矽，或可能是鍺)，超薄體SOI多層閘極MOSFET(有多層鰭構造)，還有高介電常數閘極介電層、多層閘極金屬電極(接近中能階功函數)、提高的源汲極等特徵。跨越那些範疇，強調取代性的新異材料(與矽有關或除外)及元件結構性架構(與CMOS有關連或除外)將格外顯得是有其必要的。SST-AP/Taiwan
致謝
由衷感謝與Mark Gardner、Larry Larson、Byoung Hun Lee、Daniel Pham及Robin Tichy的訪談討論。Smart Cut是S.O.I TEC Silicon On Insulator Technologies 的註冊商標。ELTRAN是Canon公司的註冊商標。
參考文獻
1. H.R. Huff, P.M. Zeitzoff, "The 'Ultimate' CMOS Device: A 2003 Perspective," Intl. Conf. on Characterization and Metrology for ULSI Technology, AIP 683, pp. 107?24, 2003.
2. G.K. Celler, S. Cristoloveanu, "Frontiers of Silicon-on-Insulator," J. Appl. Phys., 93, pp. 4955-4978, 2003.
3. A. Wittkower, "Some Manufacturing Techniques for Thin Film SOI," ULSI Process Integration II, ECS PV 2001-2, pp. 495-505, 2001.
4. V.P. Trivedi, J.G. Fossum, "Nanoscale FD/SOI CMOS: Thick or Thin BOX?" submitted to Electron Device Letters, 2004.
5. H.R. Huff, P.M. Zeitzoff, "An Analytical Look at Vertical Transistor Structures," Solid State Technology, p. 59, Aug. 2004.
6. M. Bulsara, B. Standley, G. Celler, D. Myers, H.R. Huff, "Sematech Tackles Emerging Materials," Solid State Technology, pp. 50-54, Jan. 2004.
7. D.A. Antoniadis, A. Wei, A. Lochtefeld, "SOI Devices and Technology," Proc. 29th European Solid-State Device Research Conf., pp. 81-87, 1999.
欲需求更多的相關資料，可與International Sematech 的Howard Huff聯絡。地址：2076 Montopolis Dr.,Austin,TX 78741；電話：512/356-3334，電子郵件信箱：howard.huff@sematech.org