前端製程藍圖上離子植入與製程的挑戰
"Larry Larson, International Sematech, Austin, Texas
Howard Huff, International Sematech, Austin, Texas
2001 ITRS前端製程(FEP)要求上的數種關鍵性改變(請參考【從2001 ITRS*所挑選出的FEP要求】附表，同時請參閱下方「關於2001 ITRS系列文章的圖表解說」一文)，已經藉由更加徹底的電晶體模型化的努力而加速。此種努力是由製程整合與元件結構(PIDS)技術工作小組(TWG)採用一種名為「痛楚分享」(share the pain)的途徑所驅策。我們的途徑乃是將整合選擇予以模型化，以便適應加速中的技術要求，而與可用的選擇材料相平衡。
在65奈米以及超越65奈米技術節點，前端製程所要面對的重大挑戰，是在於製造出基本的電晶體結構。如此需要發展出較高k值的閘極介電材料與相關的閘極堆疊製程，以及將閘極堆疊與接觸到元件的高度摻雜過超淺接面整合起來。
65奈米節點的高性能微處理器(MPU)將須要0.6 ~ 1.1奈米的等效氧化膜厚度(EOT)，以及 ~14奈米的延伸接面深度。在超越65奈米節點時，傳統製造技術中的閘極介電材料以及相關聯的超淺接面技術，將面臨重大的技術障礙。
更加特別的是，短期內在植入－摻雜技術方面所面對的挑戰包括了擴展目前所使用的傳統方法延伸於製造超淺接面至次65奈米領域內，同時達成依比例製作汲極延伸接面所需要的深度，以及在可生產製程中達到需要的高橫向陡降度(abruptness)。
在離子植入雜質的導入、控制以及相關製程有關聯的數種關鍵性要求為：
●摻雜以及活化製程將必需要能夠達到具有寄生電阻＜16 ~ 20﹪理想通道電阻的淺-源極接面；
●寄生電容須要能夠加以控制，以達到＜19 ~ 27﹪的閘極電容，與可接受的驅動電流以及最小的短通道效應相一致；
●活化過的雜質濃度必須要大於在雙重摻雜複晶矽閘極電極內的固態溶解度(P+多晶矽須要摻雜 ~2 x 1020 / cm3的主動濃度)；
●製程必須要在淺汲-源極上面形成連續的自我對準矽化物接觸(contact)；
●度量衡必須提供超淺接面的2-D雜質剖面。
在製作超淺元件接面所接觸的挑戰，包括了需要具有精確性與活化技術來進行環式雜質植入，以便於最終能夠達到具有 ~760Ω / sq片電阻，以及有高深度與橫向陡降度的 ~14奈米超淺接面深度，與在雜質的固態溶解度上的完美方形剖面接面相類似。必須要加以適應的材料效應包括了雜質合併的不平衡以及不完全穩定的雜質穩定性。
離子植入與回火的組合，被期待成為進入下半個十年的主流製程解決方案。更加先進的回火技術，例如雷射加熱以及微波回火，也因它們潛在的應用能力而正在被評估與評價當中。無論如何，在下一個十年期間，沉積層可能是最終取代超淺接面的技術。
新材料的使用亦將增加對使用於摻雜並活化矽方法的挑戰。舉例來說，除了供給產生超淺，高度活化接面而依比例強加的需求外，許多已提議的高介電常數材料受限其熱穩定性，在供應雜質活化作用而與典型接面回火循相關聯的熱預算上將產生限制。重大的製程、生產、以及整合挑戰是與較高介電常數的閘極堆疊模型有關。
#f#圖片：晶圓被放置準備用WhisperScan Isocentric線性掃描器來作離子植入，該設備支援準確的角度控制以及校正能力，能符合供給次130奈米技術節點元件所需要摻雜準確性與精確性的水準。(圖片提供： Applied Materials 公司)
#p#其它的前端製程課題
有效的增加與多晶矽空乏有關的閘極介電材料厚度，以及增加硼從P+複晶矽閘極擴散出來的通道自動摻雜，最終將會逐漸取代傳統的雙重摻雜複晶矽閘極電極的材料。目前複晶摻雜需求的模型是建立在與等值氧化膜厚度相關的25﹪可允許複晶空乏層為基礎。如此將可產生比理想電晶體還小的性能，而在不久的未來，將有可能應用到金屬閘極這方面的課題。但是金屬閘極似乎無法在2007年前準備生產，因此，工業界須要努力於發展增強活化摻雜複晶矽的方法，以便將空乏降至最低，並達到較為嚴謹的工作功能控制。
當通道持續減少時，對於無狀況的漏電仍須維持在一定的可接受度；因此，將須要增加通道摻雜的層級，以便補償對極小元件在短通道效應上所造成的劣化。雖然垂直以及橫向通道工程均可將這些效應所引發的劣化降至最小，但它無法在不大量增加無狀況漏電流的情形下，依比例決定臨界電壓的大小。從「痛楚分享」(share the pain)的途徑來看，這些比例上的問題使得即便想經由較不具挑釁的計畫而依比例決定出閘極介電材料－次1奈米較高介電常數閘極介電材料，尤其在遷移率上－便得更加的困難，其直接結果並無法達到符合所需要元件尺度。
典型上，一種用來改善元件性能的有效方法－橫向通道工程，是在閘極圖案化後緊接完成角度植入，這將增加了靠近主動汲極延伸的摻雜濃度。所產生出的通道剖面將取決於元件的大小，較小的元件擁有較高的平均通道摻雜水準。如此將可以被用來修改臨界電壓與元件大小之間的關係，以便改進元件的性能。
為了要讓橫向通道工程更有效，橫向剖面必需要在橫跨通道長度的上方來作變化。在通道長度持續縮短的情形下，此項挑戰將變為極端的困難。擴散效應會劣化剖面的陡降度，使得依比例製作出垂直以及橫向通道剖面變得極為困難。而這些剖面必需要侷限在局部，以便增加它們在元件性能上的有益效應。
短通道效應的管理對於使用在摻雜汲極延伸、通道、以及通道邊緣的製程，將會有重大的衝擊。汲極延伸的摻雜層級將會增加，此乃是當在降低寄生電阻至最小的同時，受到須要降低接面深度所驅策。相類似的，汲極延伸的摻雜剖面，於較早期技術時須要橫向坡度來降低熱載子損壞至最小，形變成更加地橫向陡降。此已藉由降低VDD而變得可能。
陡降度需求的外觀取決於元件的型式。對於p-通道(PMOS)元件而言，靈敏度的模擬指出：在高於某一關鍵陡降度數值時，僅能達成寄生電阻上的邊際縮減，並且更加地難以建構出狹窄閘極長度的元件。超越某些關鍵數值的改良陡降度，僅顯示出些微的改善。相對奈米OS元件而言，PMOS元件已經存有較小的遷移率，在持續性元件縮減的挑戰中更是一關鍵性的挑戰。對於n-通道(奈米OS)元件而言，較陡降的源極延伸接面，導致了較高的源極注入速度以及較高的合成驅動電流。
#F#圖表：從2001 ITRS*所挑選出的FEP要求
#p#電晶體結構
當超越65奈米節點時，重大的挑戰僅簡單地被敘述為「電晶體結構」，選擇較高介電常數的閘極介電質材料，將無法解決本身未來的多重閘極堆疊課題。
ITRS的製程整合與元件結構分會描繪出數種目前正在研究當中的真實創新及另類解決方案。舉例來說，凸起的汲-源極結構也許能對超淺接面、陡降性、以及接觸電阻係數的問題提供某些解答。非正統的MOSFET結構：包括在SOI上的雙閘極結構、垂直的電晶體結構，或是也許彈道(ballistic)電晶體，均可能是有用的候選者。SST-T
關於2001 ITRS系列文章的圖表解說
■關於本期封面故事「2001 ITRS系列文章」所列出的圖表內的有色區塊，其意義分別為：白色區塊＝存在有解決方案；黃色區塊＝正在尋求解決方案；紅色區塊＝無已知的解決方案。
■半導體科技雜誌內的圖表版本已被予以適時截短。所以雖然在完整的圖表內有7種技術節點，但我們僅呈現出今日的節點，以及ITRS所定義的「短期」與「長期」範圍－將7年以及15年顯現出來。這些均已準確的予以表現出來，但是已截短的時間框架也許會過於輕估(或是過度強調) 「無已知解決方案」的出現。
■完整的2001 ITRS以及圖表，可以在網址：http://public.itrs.net上取得，供閱覽與列印之用。
作者：
Larry Larson ITRS FEP TWG(技術工作小組)內摻雜次TWG聯席主席、國際半導體科技學會FEP部門副理事。聯絡地址：2706 Montopolis Dr.，Austin，TX 78741；電話：512/356-7145。
Howard Huff ITRS開發材料次TWG主席、FEP TWG內熱能 / 薄膜次TWG聯席主席、國際半導體科技學會資深評議委員及材料科學計量經理。"