製程整合電晶體尺寸持續縮減，不過新挑戰隨之逼近
於大多數狀況下，ITRS於2004年在製程整合、元件以及結構章節上的修訂[1]，對2003年版本僅含少許的改變、修正與澄清[2]。CMOS邏輯元件在電晶體尺寸的縮減以及規劃的性能增益上，其進展速度如預期般維持不變。由於2005年ITRS計劃進行廣泛的再評鑑與修訂，於來年將詳審電晶體尺寸縮減的創新需求，以及非典型CMOS結構的替代方案。
目前ITRS的電晶體尺寸縮減模式，是根據高性能邏輯元件在電晶體延遲(t)上的改善計劃，以每年17%的歷史比例進行性能改善。對於典型的做為行動應用的低功率邏輯元件，則需要低漏電流以節省電池功率，2003年的ITRS隨著尺寸縮減規劃了特定的、低階的源極/汲極次臨界漏電流(subthreshold leakage current, Isd,leak)。於2004年修訂技術藍圖時，計劃並未改變，高性能邏輯元件以及兩種低功率邏輯元件─低操作功率(low operating power, LOP)與低備用功率(low standby power, LSTP)的次臨界漏電流與電晶體延遲已有所說明。於2005年的ITRS，電晶體尺寸的縮減將被再評鑑與修訂，不過預期一般的尺寸縮減趨勢不做相當的改變，儘管推測在特定數字上會有所調整。尤其是高性能邏輯元件的電晶體延遲，其每年17%的改善速度則預期維持不變，而尺寸縮減則將繼續延伸兩年到2020年。
由於電晶體尺寸的持續縮減，所以預期要製造能滿足技術藍圖需求的電晶體日益困難，技術藍圖的要求包括：Isd,leak、電晶體延遲規劃、對短通道效應的適當控制、對電晶體參數統計變異值的適當控制、適當的可靠度以及其他的考慮等。為了滿足此些需求，預期將需要許多的技術創新(可稱之為潛在的解決方案)。於2004年ITRS的技術藍圖修訂，關鍵電晶體潛在解決方案的時間需求點，自2003年ITRS以來即維持不變，於2005年的ITRS將實施此些解決方案的再評價與其時間安排。
於2004年引入遷移率增強的通道(經由應變的利用)，同時亦期待於來年能廣泛的被使用。另一個可能的解決方案─於2006年應用在低功率邏輯元件的高介電常數閘極介電質─由於氮氧化矽閘極介電質的厚度隨著尺寸縮減而降低，所以需要高介電常數閘極介電質以降低閘極漏電流。由於需要非常低的漏電流，因此對低功率邏輯元件而言，此需求特別敏銳。依照規劃，在2007年高性能邏輯元件需要使用高介電常數閘極介電值與金屬閘極電極(需要以金屬閘極電極移除在多晶矽閘極電極既有的空乏區)。這些創新能讓介電質的等效氧化層厚度尺寸，以可接受的閘極漏電流等級，縮減到1奈米之下，此也是極度尺寸縮減的高性能邏輯電晶體在2007年與其之後的需求。然而，2005年ITRS對這些可能解決方案的再審視，並不期待會產生任何重大的變化。
其他的可能解決方案與非典型CMOS結構的實現有關，包括超薄體積、完全空乏區、具備金屬閘極電極的SOI單閘極MOSFETs，以及隨後的多閘極MOSFETs(包含FinFET)多閘極MOSFET具金屬閘極電極，體積超薄，同時為完全空乏區。依照規劃，單閘極SOI MOSFET需要於2008年產出，多閘極MOSFET的需求則規劃於2010年。於2008年，MOSFET的閘極長度預期為22奈米，對此種尺寸極度縮減的電晶體而言，即使是使用遷移率增強型的通道、高介電常數閘極介電質以及金屬閘極電極，planar bulk MOSFETs要滿足需求，仍極具挑戰性。要獲得短通道效應的適當控制將極為困難，同時需要非常高的通道摻雜，這種高摻雜造成遷移率降低，增加接面漏電流，以及其他的有害效應。再者，對這些尺寸縮小的元件，通道內的總摻雜物數目變得相當小，於起始電壓會造成大量的統計變異性。
非典型CMOS元件能緩和這些問題，因為元件為完全空乏型，元件能夠輕微的摻雜，同時起始電壓(Vt)能以金屬閘極電極的功函數來控制，具有降低起始電壓統計變異性的可能性。此外，於非典型CMOS元件，短通道效應的控制本質上會較planar bulk MOSFETs為佳，多閘極MOSFETs具備最佳的短通道效應控制，而單閘極SOI MOSFETs則介於多閘極MOSFETs與planar bulk MOSFETs之間。因此具備許多性能提昇的多閘極MOSFET，期待能為最終的尺寸縮減型MOSFET。
2005年ITRS進行非典型CMOS元件的再評鑑時，期待能研究一些其他的選擇方案，於其中的一個方案，計劃先完成單閘極SOI MOSFETs，而多閘極MOSFETs則計劃於數年後才完成，正如2003年ITRS所做的規劃。因為製造單閘極電極的成本很高，同時在多閘極MOSFETs需求之前，單閘極電極的使用期有限，所以也研究另一種解決方案，於此方案，延長planar bulk CMOS直到多閘極電極MOSFETs能實現。很明顯的，planar bulk CMOS的此種延長將具挑戰性，同時依照初步分析，此將較單閘極SOI CMOS需要更增強的遷移率、降低的寄生串聯電阻以及更大的漏電流。SST-AP/Taiwan
作者
Peter M. Zeitzoff 為ITRS製程整合、元件與結構工作委員會主席，同時為Sematech公司的高級研究員，聯絡方式：Sematech Inc., 2706 Montopolis Road, Austin, TX 78741。電話：512/356-3608。傳真：512/356-7640。電子郵件信箱：peter.zeitoff@sematech.org。
編輯註釋：半導體工業協會(SIA)慨允提供ITRS圖表，ITRS 2004 edition, Sematech: Austin, TX, 2004.