KGD的幕後功臣：全晶圓接觸技術
根據Semico Research的預測指出，至2010年為止，每個人平均每天會接觸超過300個嵌入式處理器。商業週刊的報導也指出，在未來5年內，每部能發聲、談話、顯示影像或訊息的機器或裝置，均會搭載一組性能強大的電腦及網路連線功能。Strategy Analysts雜誌更點出，僅僅是車用系統單一應用領域，對於高可靠度之嵌入式半導體解決方案的需求，其年成長率就已經達到8至10%。凡此種種，都促使良裸晶粒(Known Good Die, KGD)成為未來最炙手可熱的產品。
經營歷史長達50年，致力於針對連線環境，設計與製造各種嵌入式半導體解決方案的全球科技領導者飛思卡爾半導體(Freescale Semiconductor, Inc.)，目前已經針對汽車產業開發並制定一套完整的晶圓接觸技術(Full Wafer Contact Technology)，使KGD的微控制器能夠應用在傳輸與引擎控制(詳見圖一)、智慧型連結器、無線煞車以及操控系統(圖二)。事實上，以目前的技術而言，僅有少數製程能做到真正的KGD，而目前業界廣泛採用的良好晶粒選擇測試法，包括HVST/Iddq測試方法、透過單獨晶粒傳載器進行預燒，以及耗損金屬晶圓層級(sacrificial metal wafer level)預燒等程序。由於這些製程皆已逼近技術、有效篩選、以及成本效益的極限，因此，業界開發新一代全晶圓的直接接觸製程，以突破現有技術的極限。本文將比較這些製程的長處與缺點，並詳述達成KGD目標的藍圖。
KGD製程
生產KGD可採用許多不同的製程，端看鎖定的品質水準、製程缺陷(也就是所謂的自然晶圓產出率(natural wafer yields))、I/O pad pitch、產量、元件類型，以及建置的初期成本等變數來決定適合之製程。對於大多數對品質要求較不嚴苛或自然晶圓產出率較高的成熟技術而言，最好的選擇就是不使用預燒製程。然而，要提供零缺陷、高可靠度的KGD，通常需要進行某種程度的延伸溫度壓力的測試。這部份就須檢視各種不同的製程及其屬性。
達成KGD目標成本最低的方法，通常是採用非預燒製程。典型的KGD製作流程如圖三所示。對於完善度夠高的晶粒而言，非預燒製程或者是可以採用的選擇。然而，若希望達到更低的缺陷率，預燒程序則是必要的。業界投入可觀資源於研究HVST/iddq測試法上，藉以生產出具備高可靠度的KGD，但成功與否則取決於元件的組態及缺陷密度。
一般而言，新產品在初期都會進行某種程度的預燒，藉以過濾潛在的缺陷。隨著鑄造過程日趨成熟，加上缺陷比率逐漸改進，業者就能夠逐漸減少預燒次數與後續淘汰的步驟。從Murphy的良率模型中(如圖四所示)可明顯地看出，製程缺陷密度會直接影響自然良率。對於大多數高可靠度的KGD產品而言，完全排除預燒程序是很難成功的，因為只有最低缺陷密度的製程才適合採取這種策略。
結論就是，對於可靠度要求較低的一般製程而言，可在沒有預燒的情況下生產出元件。然而，對於需要高可靠度的KGD而言，通常需要某種程度的預燒流程。
晶粒預燒流程(Die Burn-in Processes)
在決定採用預燒程序的前提後，接下來面對的問題就是該選用何種方法。要找出這個問題的答案，必須考量成本之間權衡的分析，因此非常的複雜。況且，某些製程在發展初期的資訊根本無法全數取得，也影響評估的準確度。預燒晶粒較可行的三種技術包括：晶粒承載器(individual die carrier)、損耗金屬晶圓層級預燒(Wafer Level Burn In, WLBI)、以及直接接觸WLBI，由表一中可以看出這三種技術的特性。對於線路間距(coarse pitch)較大的元件而言，可運用承載技術來降低初期投資；在產量提高後，WLBI方法的平行處理機制，將可提供更高的成本優勢。在任何一種情況中，隨著間距需求縮減至120um以下，承載器與損耗金屬製程就面臨技術上的限制。
承載器法
(Carrier Method)
承載器法是運用插槽承載器，將晶粒鑲嵌於基板上(如圖五所示)。承載器是一個能夠進行預燒及測試，且為超大使吋設計的可重複使用暫時性封裝。在鑲嵌過程中，必須將晶粒銲墊/凸塊對準承載器的接合點。此種人工作業不僅緩慢又耗費大量的人力，而且不適合應用在量產型環境。一般而言，承載器法的替代方案通常以自動化選取與置放設備，對準銲墊及承載器的接合點。這種設備雖然比人工作業要快，但速度仍比不上全晶圓的批次處理。此外，隨著銲墊間距縮小至120um以下，為了符合配置精準度以及找尋適合的承載器廠商，此種替代方案又會面臨極大的挑戰。雖然如此，由於大多數製造商都已建立完善的封裝預燒基礎建設，因此就晶粒層級而言，廠商仍可運用承載器來配合現有的設備，提供某種程度上的製程與工具效率。
損耗金屬法(Sacrificial Metal Method)
損耗金屬法是將金屬互連層連結至共用針腳及介面銲墊。晶粒會聚結成叢集組態，共用電源及相同的趨動訊號。晶圓中的電子接點透過pogo針腳連結至預燒系統。一旦完成整個預燒流程後，金屬層就會剝離，隔離出晶粒，以便系統進行後續的偵測。若發生短路現象時，整個叢集就會關閉，以中止預燒的程序。結果就會造成潛在的良率損失。
飛思卡爾半導體自1996年起便成功地運用損耗金屬層技術，至今仍持續為重要客戶提供高品質的KGD元件。直至目前為止，耗損金屬法仍是全晶圓預燒最常使用的方法。然而，金屬電鍍程序的需求，加上現今壓縮的晶粒設計，需要一種不同於以往的方法。此外，因沈積與去除金屬層的技術提升，導致某些先進晶圓鑄造程序的複雜度再次提高。對於某些特定的高產量應用而言，運用電鍍與金屬蝕刻製程，使高度平行化的耗損金屬製程成為裸晶預燒的一項可行方案。
直接接觸法(Direct Contact Method)
直接接觸法將全晶圓測試流程的簡易性加以整合，藉以發揮大量平行處理的效能。實際上，全晶圓接觸器的建置即是將每個針腳獨立地連結至預燒系統上。飛思卡爾半導體採用的接觸技術包含三個元件：高密度電路板(ICB)、Z軸接觸器及凸塊薄膜(詳見圖七與圖八)。接觸器與晶粒銲墊的配置作業運用了修改型偵測器，以及真空機所釋放的壓力。它能處理100um以下的接觸點間距及其他接觸器技術，例如奈米及50um以下鋁墊間距的各種MEM衍生技術。在所有狀況下，由於直接接觸製程具備簡單易用的特性，故能支援可互換的元件。如此一來，接觸器供應商僅須開發一套接觸器技術，就能應用在各種的製程中，而不必針對所有製程設計專屬的方案。
接觸器的設計能容許晶圓與ICB在平面上的誤差，並將接觸電阻壓低在1歐姆以下。這是透過Z軸傳導粒子，使電子接觸器經過壓縮。由於晶圓承受極高的溫度，因此CTE亦須和晶圓、接觸器及ICB維持相同的膨脹率。業者運用層壓法將ICB壓縮至陶瓷核心，相容的接觸器則配置在金屬框內，薄膜則附著在陶瓷環上。
在打線KGD方面，須特別注意降低銲墊損壞率，以避免影響打線的製程。圖九比較了懸臂支撐架探針標記旁的直接接觸witness記號。很明顯地，直接接觸標記不會造成打線方面的問題，因為它的實際面積要小得多。由圖十中即可應證 ballshear在接觸標記上所產生的差異效應。
結論
綜上所述，若以技術層面而言，直接接觸法明顯優於現階段其他已知的技術。更重要的是，這些特性能延伸應用至更細小的間距。然而，此法亦同時衍生出昂貴的初期投資成本，包括工具及設備成本。這些成本成為直接接觸製程建設初期最大的障礙。有別於傳統的預燒插槽，直接接觸法目前僅有少數基礎建設可支援多家接觸器廠商，以致於元件成本難以壓低。截至目前為止，該製程所需的三種元件分別由三家不同廠商所設計與生產的，由於每種新產品的問市都涉及三家供應商，免不了產生NRE及供應鏈等方面的問題。
比較損耗金屬與直接接觸晶圓層級預燒的固定成本及變動成本，可以發現這兩種方法都有壓低成本的空間(詳見圖九)。由於運用損耗材料加上電鍍製程的成本，因此損耗金屬製程是晶圓製造成本中比率最大的元素。由於產品產量的變化並不會影響成本結構，因此這種結構適用於以每個晶圓為單位的計算模式。損耗材料的固定成本，由於工具與設備的成本較低的關係，相較下明顯偏低。相較之下，直接接觸法由於特殊晶圓接觸器及測試解決方案較為昂貴的關係，必須投入可觀的固定成本(如圖十一所示)。由以上的分析可以知道，三種製程法中就屬直接接觸製程較有機會降低成本，這是由於其接觸器與測試技術較為新穎。反觀損耗金融降低成本的機會就較低，因為電鍍與金屬去除製程的成本結構已相當固定。
在上述三種裸晶預燒的方法中，每種方法都有其優缺點，唯有直接接觸法所提供的解決方案能滿足新一代細線路化(finer pitch) KGD產品之需求。但由於接觸器與設備開發成本較為昂貴，成為此製程晉升至標準技術的主要障礙，須等到業界開發出整合型解決方案以降低固定成本結構。屆時當終端顧客要求IC製造商提供具高可靠度的細間距KGD方案，而這些廠商則勢必投資直接接觸WLBI。隨著WLBI接觸器與設備的需求陸續浮現，更多供應商將投入此市場，提供成本更低的整合型解決方案。SST-AP/Taiwan
參考資料
1. Ivy, Wilburn L. et al., "Sacrificial Metal Wafer Level Burn-in KGD" 2000 Electronic Components and Technology Conference.
2. Beddingfield, Craig et al., :Wafer-level KGD for DCA Applications" Advanced Packaging, September, 1999.
3. Cooper, Tim et. Al., "Demonstration and Deployment of a Test Cost Reduction Strategy Using Design-for-Test (DFT) and Wafer Level Burn In & Test", Future Fab International, July 2001.
4. Hazlett, Les et al., "Wafer Level Burn-in Development at Motorola", Nikkei Microdevices, February 1999.
5. Nakata, Yoshiro et al., "A Wafer-Level Burn-in Technology Using the Contactor Controlled Thermal Expansion", 1997 International Conference on Multichip Modules.
作者
John Pitts是飛思卡爾半導體位於德州奧斯汀製造科技中心晶圓預燒(Wafer Level Burn In)技術研發經理。John於1987年取得德州大學奧斯汀分校機械工程