離子植入：32奈米與22奈米元件製程的新促動要素
作者：James Kawski, Mark Merrill, Varian Semiconductor Equipment Associates Inc., Gloucester, MA USA 日期：2009/3/30 來源： 半導體科技  多年來，離子植入設備供應商主要在產能與擁有成本的差異上進行競爭，邁入32奈米與22奈米製程的挑戰，開啟了新的機會，離子植入製程業已接軌，成為未來技術節點進行晶片製造的重點技術。
一開始，離子植入即為主力製程，VLSI電路因植入技術的固有精確度而能製造。具體而言，離子植入能讓MOSFETs得到準確的臨界調整電壓(threshold adjust voltages)，這使得低功率的CMOS邏輯電路得以產製。也因如此，在歷經十餘個技術節點之後，半導體產業確實改變了這個世界。
植入製程具有三種功能：摻雜物均勻的分佈在晶圓表面上；摻雜物輪廓(dopant profile)與深度的準確控制；高度精確的摻雜物密度。這些功能有助於摻雜分佈工程(dopant profile engineering)，摻雜分佈對早期CMOS的出現至關重要。若沒有植入製程，CMOS不會快速增長和擴增，也不會深刻地影響人類生活1。
檢討製程發展歷史，植入製程必須具有高度精確與產能，不同於沉積、蝕刻或微影技術，植入製程從來不僅僅是下一個技術節點的持續或新的推動技術，相反的，在植入製程展現其最初貢獻後，其製程傳統上就可跨越數個技術節點，所以塑造了植入設備供應商多年來在產能與成本上競爭的環境。例如，受限於機械設備的植入製程產量，從2004年的每小時200片增至現今每小時超過500片。如今，去推動新的元件尺寸微縮製程會面臨何種挑戰？需要創新的植入技術嗎？
技術障礙
元件尺寸的縮小帶來非常複雜的技術障礙，32奈米和22奈米電晶體節點的研發，面臨超淺接合和短通道成為只有幾個原子寬度。植入製程的固有擾動原子(inherently disturbs atoms)性質，造成晶體損傷，進而導致不可接受的元件漏電流，此將增加某特定晶片的功率消耗(power consumption)。
從植入製程觀點，我們可以列出其中一些挑戰：(1)低功耗電晶體的漏電流(結晶格子的損傷)；(2)淺接合面輪廓分佈(摻雜物輪廓的準確位置) ；(3)微縮井和元件隔離(摻雜物以角度準確的定位分佈)；(4)製程簡化(成本)。
漏電流
當元件尺寸收縮時，有效閘極長度(effective gate lengths)接近源極與汲極接合面的空乏區寬度(depletion widths)，此種尺寸收縮議題，會造成許多影響電晶體漏電流與效能的短通道效應(short channel effects, SCE)。對於未來的32奈米與22奈米技術節點，植入製程具有獨特的優勢，能藉著損傷工程的應用(damage engineering)去消除這些問題。元件尺寸收縮須要不斷的降低接合面深度，在32奈米節點約為10奈米數量級。熱預算會伴隨著尺寸縮減，同等的持續縮減。
新近的研發採用如雷射或快閃退火的毫秒退火(millisecond annealing)技術，然而此種先進退火技術無法徹底移除植入步驟帶來的損傷，同時元件變得更加敏感。為了解決此一難題，發展了精確的損傷工程(damage engineering)。此種增強非晶化(amorphization)技術降低了矽基材的非晶化門檻，形成陡降的植入分佈輪廓，以植入加強了非晶化，其後減低了退火後殘餘損傷(residual damage post-anneal, 簡稱為PTC-II)。
於植入製程進行線上即時修正的重要工作正在進行，此能降低缺陷以及缺陷對SCEs與漏電流的影響。經由VSEA’s PTC-II製程，增加了由植入製程產生的非晶化區域，從而減少了插入晶隙原子(self-interstitial atoms)數目。插入晶隙原子為熱退火後，形成射程末端(end-of-range, EOR)缺陷的起源。圖一顯示了PTC-II製程與傳統“非晶化前植入製程”(pre-amorphization implant, PAI)的比較。這些射程末端缺陷要對摻雜擴散(dopant diffusion)、活化異常(activation anomalies)以及漏電流負責。經由PTC II製程，減少或消除了EOR缺陷，能降低接合面漏電流、將摻雜擴散與摻雜反活化機制最小化，進而獲致更佳的接合面形成(junction formation)2。
圖一：相較於傳統的“非晶化前植入製程, PAI”，PTC-II損傷工程製程的植入降低了射程末端損傷。
淺接合面
降低植入能量為獲得較淺接合面深度的一個傳統方法，但是此種方法已經陷入僵局，能量的減少將導致產能與均勻性的強烈衰退。因此，近年來已積極的研發新的摻雜創新技術。分子摻雜(molecular doping)或集束離子植入(cluster ion implant)為上述創新技術之一，為以高能量製造超淺接合面的可行技術，且能免於能源污染。Carborane (C2B10H12, CBH)離子即為上述分子之一，且已被業界廣泛選用。由於分子內所含的離子尺寸與摻雜原子數目，以CBH進行植入通常需要10倍較低的劑量，與13倍更高的能量3。CBH為熱穩定分子，於標準的熱陰極離子源會誘導CBH離子化，如同其他的標準摻雜離子，確保最大靈活性和使用性。
由於CBH分子的尺寸，淺接合面植入從固有非晶化獲得益處，對於同樣的接合面深度，能產生較低的薄膜電阻(sheet resistance)。如圖二所示，使用CBH形成“淺層低電阻源極/汲極延伸”(shallow low resistance S/D extensions)，在導通電流(on-current)能獲得6%的改善，而不會對因短通道效應造成性能退化，因此能正面性的影響元件性能4。CBH顯得非常滿足32奈米或更小的節點技術所需之先進超淺接面需求。
圖二：pMOSFET的導通-關閉電流特徵
尺寸縮小與隔離
由於元件尺寸收縮，隔離元件的深井尺寸也變動。於之前的節點過渡製程，此並不會造成問題。然而對於32奈米和22奈米節點卻是個問題5，為了消除跨越晶圓內的隧道，井區植入製程通常需要以高達7 度的傾斜角進行。高能量植入需要厚的光阻光罩，此將會遮住任何不與晶圓垂直的植入6，圖三顯示以7度角植入所發生的遮蔽現象。此種植入製程可能在井邊界造成變化，並造成糟糕的井間隔離。
圖三：以非零度角植入所發生的遮蔽現象
元件側邊尺寸較井區接面深度減少的更快，因此光阻厚度不與元件尺寸比例縮減，也增加了由於遮蔽造成的問題。為避免這些問題，高能量植入需要以真正的零度角執行。由於圓錐角效應6(cone angle effect)，傳統批量式植入製程不能執行真正的零度植入，這也驅動了單晶圓高能量離子植入機(single wafer high energy ion implanter)的研發，此設備無圓錐角效應。
於零度角植入製程，由於散射減少，離子不僅可以前進深入晶格，離子在表面區域對晶格造成的傷害也降低。所以零度植入降低了矽缺陷，被認為能導致更低的元件漏電流7。
成本
於離子植入製程的常規之一，須要以更高的劑量、更低的能量，去推動生產驗證其成本性能超越現有限制。於過去兩年，這些超高劑量(UHD)應用，在新市場上已見成長。上述新應用的最成功範例，為在具成本意識的DRAM製造廠進行製程簡化。傳統的CMOS技術需要兩只個別的光罩步驟，以n型與p型摻雜物對“CMOS對”(CMOS pair)的不同閘極進行摻雜。
利用電漿摻雜設備所提供的超高劑量性能， DRAM製造廠能夠減除一個多晶矽摻雜光罩步驟。取代以兩個光罩、兩種植入材料，對“未摻雜多晶矽”進行兩次摻雜的作法，晶片製造廠能沉積n型“摻雜多晶矽”，並且以一個光罩補償CMOS pair的另個閘極，以p型摻雜物將n型多晶矽反轉為p型閘極。如圖四所示，此即為雙多晶矽閘極製程(dual poly gate process)。
圖四：相對於摻雜製程的雙多晶矽閘極
除了能以低能量提供高劑量能力外，電漿設備提供均勻覆蓋的摻雜。光束線設備(Beam-line-based)以變化角度，把所有的摻雜物均勻的加入晶圓。電漿摻雜設備等方向的對所有表面和側壁進行摻雜。此對CMOS影像感應器開啟了有利的應用，在淺溝槽的均勻摻雜性能顯著的降低暗電流(dark current)8，未來更高性能的低功耗3D電晶體技術，可能需要使用到電漿摻雜製程的均勻摻雜性能。
精確的材料改質(Precision materials modification, PMM)
過去五年，植入製程從骯髒、高風險批量處理製程，轉換為超淨單晶圓(ultra-clean single-wafer)技術，此種潔淨性開啟了新的成長途徑。目前晶片製造商對加入植入步驟沒有任何疑慮，因為單晶圓植入機已被確定為晶圓廠內最潔淨的製程設備，因此業已開始去探究此製程的全新應用領域。一些更具前景的機會包括蝕刻終止(etch stop)，光阻改質(photo-resist modification)和矽裂解(silicon cleaving.)。所有的這些機會需要高度精密的入射角(incident beam angle)、劑量率、劑量均勻性、摻雜位置準確性、溫度控制、能量控制與缺陷控制。具體而言，經由光阻改質或表面材料的圖案化，PMM應用有巨大的潛力，能促使實際的元件尺寸縮減。
結論
植入製程已為元件設計的最前端工作，現在更被視為執行32奈米和22奈米電晶體製程的推動要素。元件漏電流、淺接面製作，元件尺寸縮小，以及急速增加成本的挑戰，正推擠摩爾定律的限制。對傳統以生產力驅動的技術提供創新製程，植入製程將幫助業界進入下一個階段，並激勵元件尺寸縮小化與性能改善。SST-AP/Taiwan
參考資料
1. VLSI Research History of CMOS, www.vlsiresearch.com.
2. B. Colombeau, A. J. Smith, N.E.B Cowern, B.J. Pawlak, F. Cristiano, R. Duffy, et al., “Current Understanding and Modeling of B Diffusion and Activation Anomalies in Preamorphized Ultra-Shallow Junctions,” Mat. Res. Soc. Symp. Proc. Vol. 810, pp C3.6.1-C3.6.12 2004.
3. A. Renau, “A Better Approach to Molecular Implantation,” Proc. of the 7th Intl. Workshop on Junc. Tech., pp 107-111, 2007.
4. S. Endo, Y. Kawasaki, T. Yamashita, H. Oda, Y. Inoue, “Formation of Low Resistive S/D –Extension using Carborane Molecular Ion Implantation for Sub-45nm PMOSFET,” 2008 International Conf. on Solid State Devices and Materials – Proceedings are to be published.
5. T. Yamashita, M. Kitazanwa, Y. Kawasaki, H. Takashino, T. Kuroi, Y. Inoue, M. Inuishi, “Advanced Retrograde Well Technology for 90nm Node Embedded SRAM by High-Energy Parallel Beam” Japanese Jour. of Appl. Phys., Part 1 41(4B), pp. 2399-403, 2002.
6. Y. Hai, E.N. Shauly, “Influence of Batch-to-Batch Substrate Variation and Cone Effect on High Energy Implant Distribution Profile,” 14th International Conf. on Ion Implantation Tech. Proc., pp. 287-290, 2002.
7. W. J. Lee, T. Thanigaivelan, H. Gossmann, R. Low, B. Colombeau, K. Lacey, M. Merrill, A Renau, “Benefits of Zero Degree Single Wafer High Energy Implants for Advanced Semiconductor Device Fabrication,” 17th Intl. Conf. on Ion Implant Tech , pp. 261-264, 2008.
8. C.R. Moon, J.J. Jung, D.W. Kwon, J.R. Yoo, D.H. Lee, K. Kim, “Application of Plasma-Doping (PLAD) Technique to Reduce Dark Current of CMOS Image Sensors,” IEEE Elect. Dev. Lett., VOL. 28, NO. 2, pp. 114-116, 2007.
作者
James Kawski，美國羅徹斯特技術學院電機工程學士，現為Varian Semiconductor Equipment Associates 公司市場研究與通訊經理，公司地址：35 Dory Road, Gloucester, MA 01930 USA; ph.: 978-282-2234; email James.Kawski@vsea.com.
Mark Merrill，Maharishi 國際大學電子工程學士，現為Varian Semiconductor Equipment Associates公司總經理。
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