雖然High-k材料已經進入量產，但仍爭議不斷
Katherine Derbyshire, Contributing Technical Editor
高介電值材料(high-k)堆疊(stacks)的製造基礎架構，是已經合理成熟了。製造廠甚至在他們還不是非常確定要建立什麼架構時，就已經可以取得他們所需要的設備組合與前驅物(precursors)。然而，以可靠度的觀點來看，仍然還有很多工作要做。
到目前為止的問題都還是很類似，也就是：當電晶體微縮時，它們就需要薄還要更薄的閘極介電層(gate dielectrics)。而在使用二氧化矽(SiO2)時，雖然已經加入氮氣以提高其介電常數(dielectric constant)，但其閘極漏電流仍會到達無法被接受的程度。另一方面，製造廠正逐漸轉向到新型的高介電常數絕緣體上。而這些絕緣體反過來就需要金屬閘極電極來取代多晶矽(polysilicon)。此種改變已被認為是自從矽取代了鍺(Ge)在半導體業的中心地位之後最大的基本性質轉變。
在英特爾公司(Intel)內，高介電常數(k)的閘極堆疊已經是舊新聞了。他們很驕傲地展示「加入鉿(hafnium-infused)」所生產的Centrino產品，同時先進技術的開發看起來也在其它地方進行。然而IC產業的其它地方，對於high-k閘極堆疊仍然引起很大的爭議。根據ASM公司電晶體產品部門的產品經理Glenn Wilk的說法，利用high-k介電質來製造低漏電流的電晶體是容易的部份。事實上，要整合這些材料成為高良率、高可靠度、具有成本效益的CMOS製程，才是最為困難的地方。
要在何時建立閘極？
開發high-k的整合方法，已經往元件效能與製程簡單化之間平衡的需求來設計。簡化的整合方法一般可產出更一致性的效能、只需要更少的製程步驟，而且成本較低。IMEC公司CMOS技術總裁Serge Biesemans指出，很不幸的是，他們也會發生在一個或更多的關鍵參數上，只產出不是很令人印象深刻的結果的趨勢。而在這個取捨(trade-off)中最突出的例子之一，則是閘極優先(gate first)與取代閘極製程之間的差異。在閘極優先的製程中，閘極堆疊是在源/汲極(source/drain)離子植入與回火(anneals)之前製造的。而接面(junctions)的對位(alignment)則是依賴間隙物(spacers)來達成，其再依次利用閘極堆疊來做為對位之用。
閘極優先的方法是利用二氧化矽的介電層，再加上多晶矽的閘極電極。它與這些材料能夠運作得很好，而且對業界來說也是極為熟悉。而且二氧化矽具有對熱及化學穩定性，能夠容許幾乎任何晶圓本身能夠存活的回火條件。而鉿材料的閘極堆疊則是為缺乏容許失誤的機會。在鉿材料閘極堆疊中，介電層與金屬電極均具有其本身的熱預算(thermal budgets)。例如，通常利用一道二氧化矽層間層(interlayer)，來分隔晶圓與鉿材料介電層。而在回火期間，二氧化矽會進一步地成長在此一膜層上，因而增加結構的等效氧化層厚度(equivalent oxide thickness，EOT)。再成長(regrowth)是在閘極優先結構中，很難微縮介電層厚度的原因之一。
同時，金屬電極在高溫時會與介電層起反應。Wilk指出，鎢(tungsten)與鉬(molybdenum)均具有能帶邊緣(band-edge)pMOS元件所需的功函數(work function)，但這些金屬卻不具熱穩定性。金屬與介電層之間的交互作用會造成無法接受的起始電壓(threshold voltage)的偏移，而使得元件效能衰減。因為製造廠並無法完全避免掉高溫製程，因此他們必須找出一種能夠在植入活化製程期間保護閘極堆疊的整合方法。
降低閘極堆疊上熱負載的需求，剛好有助於增加對雷射回火(laser annealing)技術的興趣。雷射回火已經被認為是一種能夠在只有很小的擴散下，達成完全活化並保持超淺(ultrashallow)接面的方法。S. Kubicek及其IMEC的同事，在11月份的IEEE Electron Device Meeting (IEDM)中，展示了利用雷射回火技術在閘極優先的high-k製程上，達成低起始電壓的成果[1]。
第一家運用high-k閘極堆疊量產技術的英特爾公司，似乎是使用解決此問題的最基本方案之一：使用閘極在高溫回火步驟之後的閘極後製(gate last)製程。在不會曝露到高溫的情況下，熱穩定性就不再是個問題，因此就可以使用很多不同的閘極金屬。然而閘極後製方法也產生了一些很重大的工程挑戰。在閘極後製的方法中，通常會利用多晶矽當做犧牲(sacrificial)結構，來與源/汲極的間隙物對準，然後再予以移除，並以想要的閘極堆疊加以取代。在一個完全取代閘極的方法中，犧牲層材料替代了金屬與介電層。雖然英特爾公司並沒有完全公開其製程的所有細節，但該公司似乎是使用一種更為保守的部份取代方法，也就是先沈積介電層以及單一層的犧牲金屬層(圖一)。然而，不管是那一個方法，在製程中均必須將犧牲層完全移除，然後沈積二道不同的閘極堆疊到隨每一製程世代縮窄的溝槽(trenches)中。因為閘極堆疊包含了電晶體中最為重要的介面，因此蝕刻損傷、較差的蝕刻選擇性(selectivity)，以及未完全將犧牲材料移除，均可能造成災難性的結果。對閘極優先方法而言，要微縮等效氧化層厚度是比較困難的；而閘極後製方法則較難達成閘極長度的微縮。
在閘極後製製程可避免掉熱穩定性問題的同時，某些閘極優先的製程在使用了銠(ruthernium)或鉑(platinum)等貴金屬後，卻必須面對迎面而來的挑戰。貴金屬非常難以蝕刻，因而也造成了後續整合上的挑戰。雖然如此，但這些材料仍然可以容忍熱所造成的效能衰減。如同C. S. Park與其Sematech的同事在今年的VLSI Technology, Systems, and Application symposium (VLSI-TSA)會議上所提出的，含銠閘極的關鍵挑戰是氧化銠在介電層介面中的穩定性。在經過回火之後，氧化銠的功函數會往中間能帶值偏移。而加入鋁元素看起來也能夠協助穩定閘極堆疊[2]。
不管是閘極優先或閘極後製製程，均必須更加努力以符合製造上的挑戰、微縮性及效能需求。然而在半導體業的歷史中也是滿佈著看似棘手的問題，但最終被新出現的第三個方案所解決。當面對著需要具有對熱穩定性及能帶邊緣功函數的金屬時，另外一個可行的方案是改變功函數的目標。
除了鉿材料之外，還有沒有其它選擇？
製造廠已經學習到在介電層與金屬層之間插入一層覆蓋層(cap layer)後，能夠讓他們使用較多種類的金屬電極並達成預期的起始電壓。雖然覆蓋層需要額外的沈積步驟、額外的介面，以及額外的材料相容性問題，但是它們似乎是將可被接受的金屬選擇，導入閘極優先製程中的最佳途徑。
覆蓋層方法一般在nMOS閘極堆疊上是使用氧化鑭(lanthanum oxide)，而在pMOS閘極堆疊中是使用氧化鋁。然而有時會誤將這些材料當成是獨立的膜層。特別是因為氧化鑭是一種積極性矽酸鹽(silicate)形成物，Paul Kirsch與其在Sematech的同事，建議要將鑭從二氧化矽介面層中分離出來[3]。要將氧化鑭從pMOS區域中全部移除是很具挑戰性的，但任何氧化物的殘留，均會使pMOS的起始電壓衰減。IMEC團隊[1]發現，利用1.0奈米的La2O3覆蓋層能夠達成非常低的起始電壓，但是載子移動率(carrier mobility)卻會嚴重地衰減。較薄的覆蓋層僅會造成較不嚴重的移動率衰減，但是會造成較大的起始電壓(Vt)值。他們在具有Al2O3覆蓋層的pMOS電晶體上也觀察到類似的行為。
IMEC所做的研究同時也舉出另一個重要的問題，也就是關於含鉿介電層的正確成份組合。它應該混合矽、氮，二者都要，還是都不要呢？加入氮可以提高介電常數值，因此有助於EOT的微縮，但是它並不必然可以改善其它效能參數。在pMOS電晶體中，將氮移除可以改善移動率與起始電壓。IMEC團隊在nMOS電晶體中利用HfSiON/La2O3堆疊加上Ta2C，而在pMOS元件上則是加入HfSiO/Al2O3堆疊及TaCN金屬，進而達成能帶邊緣功函數與低起始電壓。在介電層中加入矽則可以降低介面缺陷(interface defects)，而這是在要求嚴格的閘極漏電流限制的低功率元件上的一個重要考量。Kirsch發現厚的HfO2層會傾向於形成結晶[3]。而在沈積期間加入矽則可以抑制結晶，避免晶粒邊界(grain boundaries)、晶格錯位(dislocations)，以及點缺陷。不幸的是，矽也會降低介電常數，因而限制了低EOT的微縮性。Wilk指出，一般來說高效能元件會較適合利用HfO2，以儘可能達到最高的介電常數。低功率元件則需要高品質、低漏電介面，因此傾向加入矽。
因為有這麼多不同的取捨必須加以考量，因此根據Biesemans的說法，就不必驚訝於會有超過15種不同的閘極優先的整合方案正被認真地研究當中。甚至是最簡單的含鉿閘極堆疊的複雜性，實質上也會減緩製程的最佳化，並拖長學習週期(learning cycles)。為了要評估一個整合方案，研究人員首先必須確認蝕刻製程的完整組合，並篩選出選擇性所需的潛在化學物。對於沒有選擇性的蝕刻而言，甚至是不可能完成所提議的整合方案中的測試結構，而與其它方案比較之下則更是少得多。因此，學習週期會花費6個月或更長的時間。
如何將各片段整合在一起
部份是因為進展如此緩慢，因此目前仍然不可能定義出一個閘極優先的參考製程。然而大多數的方案對一些關鍵元素卻都已經表示贊同。首先，先成長一道混合或不混合氮之非常薄的氧化介面層。之後在其上方沈積一道含鉿的介電層(含或不含矽與/或氮)。再沈積氧化鑭覆蓋層在其上方。
根據Wilk的說法，原子層沈積(ALD)一般是用在介電層的沈積上。這項受表面限制的技術，卻能夠為預期的EOT帶來所需要之達到奈米等級的精確厚度控制。然而，利用原子層沈積來沈積覆蓋層也是有一些問題存在。因為氧化鑭與氧化鋁都是運用固態的先趨物來進行沈積，所以也增加了阻塞與污染的風險。而常見的物理氣相沈積(PVD)，則會有對曝露的氧化鉿表面造成濺鍍損傷的風險。更糟的是，PVD需要一個不同的製程反應腔(chamger)，而且甚至可能是一台不同的製程設備。若在介電層與覆蓋層沈積之間破壞真空狀態的話，則會提高污染與介面損傷的風險。ASM公司指出，在他們最近所發表的氧化鑭與氧化鋁原子層沈積製程中，已經解決了這些問題。
在沈積了氧化鑭之後，將所得到的堆疊進行圖案成形(patterning)，即定義了nMO