混合多種技術電路之三維封裝設計
Per Viklund, Mentor GraphicsCorp.
封裝技術已經發展了好幾年，實際上每個月所引進新的封裝樣式都會轉化成為變革，設計者須設計出可同時裝載如高速數位、類比和射頻等多種技術內容物之高性能封裝，同時，因密度的需求被迫要使用三維封裝技術。就如同原型樣品是過去的遺產，封裝設計時先期的規劃/評估、寄生粹取模擬(parasitic extraction simulation)以及驗證變得越來越關鍵。
很清楚地，系統封裝的困境是一個廣泛而又複雜的課題，因此，在探討多種技術共存的晶片封裝系統中的複雜性時，需要一寬廣的概觀。
多晶片封裝設計流程
傳統上，晶片設計者設計出晶片的核心功能，然後將它交給輸入/出電路設計團隊(圖一)。理想上，這些團隊與封裝工程師共同合作來界定出何處放置特定訊號，何處放置電源和接地。一般來說，這是直接由積體電路設計團隊所主導的。
熟練的工程師與豐富的經驗意味著團隊仍然可以完成他們的設計，但是要在合理的時間之內能成功就變得更困難了，因而導致了無法預測的交期和品質。
協同設計
最新的趨勢是為人所熟知的「協同設計」跨領域合作機制，這對不同人會有不同的意義，早期的協同設計軟體著重在如何讓積體電路設計者看到他們的設計在封裝上面的影響，而來提供具有封裝意識(package-aware)的晶片設計。當系統級封裝(system-in-package，SiP)較受歡迎時，相同的解決方案就被擴展來支援多重晶片，並且用各種不同層級的最佳化和方法來協助設計團隊，以得到最佳化的結果而回饋到晶片設計的環境上。
在複雜度上系統級封裝已經發展到需要不同類型協同設計的程度。圖一顯示出流程中有許多地方被打斷，以至於僅有封裝意識的晶片設計已不敷需求。ASCII或表格格式檔案也許很方便，但是除了財產權的問題，它並不是針對預定要解決的工作所設計的資料格式。其次，回饋給晶片設計的封裝資訊還是貧乏的，即使已經有回饋。在晶片層級的每一個輸入/出和電源/接地的抉擇衝擊了封裝的設計，並且也衝擊了印刷電路板的設計，所以需要用一種方法來分析效應、最佳化位置以及回饋更新對晶片的設計，且必須是可靠、安全的。
最高層級的連結
一旦有了泛系統化的示意圖(一種傳統的符號示意圖、表格驅動式或是混合式)，這樣的設計就可以被考慮用在系統層級上。多重晶片、封裝甚至和印刷電路板都可以被含括而不是只處理單一晶片，管理最高層級的封裝連結必須要能夠容許泛系統的最佳化和設計限制的管理。
接腳
晶片或封裝工程師照往例來設計封裝的接腳，結果影響了晶片、封裝以及電路板的設計，並且在最後影響了系統的特性。趨勢的走向是從只在晶片層級做輸入/出的最佳化，走向最佳化晶片-到-封裝設計的第二世代解決方案。系統層級的最佳化會同時牽涉到最佳化封裝接腳對應於電路板與封裝的內容。
封裝層疊(Package-on-package，PoP)元件具有兩組接腳(一組在底層表面而另一組則在頂層表面)也變得越來越盛行，通常，頂層接腳依據JEDEC規範所制定是固定的，然而在另一方面它又具有彈性。不管怎麼樣，頂層表面接腳將影響最佳的底層表面接腳，而因此影響了晶片的輸入/出的配置和底層表面的接腳。
交互作用
系統級封裝傳統上包括了諸如射頻或微波、類比以及高速數位等不同技術的多重電路區塊。當封裝設計密集時，在這些系統之間的交互作用是無法避免的。當變動對設計而言還不是問題時，這些跨領域方面的問題就必須及早處理。
然而，在這一點上，因為關於設計方面的所知甚少，所以針對評估而言所有資料的輸入都是純粹假設。經由估算晶片連接點的總數目，可以開始先期的封裝可行性研究，使用虛設的晶片和連結性來建立所需求的封裝大小和類型，有了電源消耗的概略觀念也允許在封裝層級上進行先期的電源整合規劃。
一旦能從「虛擬的原型」轉化到「實際的」設計工作時，費用就會隨著設計週期的推展快速地增加。因此，在先期的規劃上花費額外的時間也許是有利的。
遞增電路的機能
當有了訊號清單之後，就可能由晶片和電路板兩方面需求來產生初步的接腳。針對每一晶片鍵入訊號清單，然後建立類似於系統示意圖的最高層級連結，但只能單獨用於封裝上。一旦他們給予連結的概要，並且針對大信號計數之用提供了有效的編輯以及信號的操作，用表格驅動的互聯編輯類型軟體以這個目的來看算是理想的。
此時，晶片的設計應垓已進展到足以對封裝流程有所益處，使用標準的資料格式(Open Access、Lef/Def、HDL)遞增了對製程實際的設計知識。
評估驅動級和電路架構
當訊號決定了，就可以開始為每一個晶片佈建初始的信號輸入/出配置, 以及初步的電源和接地埠的配置。使用訊號完整性(SI)和電源(PI)完整性的開發軟體, 結合從輸入/出資料庫得來的訊號完整性模型，就有可能來進行虛擬的訊號完整性/電源完整性分析，就計算訊號的長度與驅動級的負載來看是否選擇的輸入/出單元類型將可驅動既有的電路架構。接下來電源/接地埠及信號輸入/出就可被迴饋到積體電路設計環境，供積體電路設計者針對每一晶片進行評估。
堆疊的晶片
這種互動製程的一部份是用來評估不同的晶片堆疊組態。適合堆疊的組件通常是明顯的，比較不明顯的是其順序和旋轉的部位。
打線圖樣會嚴重地影響封裝設計的形狀(圖二、三)，在協同設計過程中就必初步模擬打線的效應(針對打線的晶片)。
匯流排和差動訊號需要特別小心，而且在最佳的選項被選定之前，有些時候堆疊組態的熱效應方面必須先評估，目前也可能須要進行另外一次輸入/出最佳化的迴歸。
虛擬變成真實
在這個階段，就可開始進行更細部的封裝設計，一開始只是虛擬的資料已逐漸地被真實的資料所取代。
系統之間的分析開始，例如高速時脈信號線到射頻電路或反向耦合的模擬，電路被聚集起來並且放進射頻分析軟體，而產出n-埠的S-參數模型來描述交互作用的情形，此資料容許進行電路的重新定位、改變接地平面、射頻路徑等。
這個過程不同於傳統的流程，在資料成為真實之前，如同圖四中所見，開始在流程中的區塊之間迴轉，一直到兩邊都滿意結果為止。
結論
使用如Open Access和Lef/Def等標準格式，這種流程幾乎可以應用到市面上任何積體電路的設計軟體上。在規劃與協同設計階段中經由促進虛擬原型和訊號完整性以及電源完整性分析，它比起用固定的模式，更有可能在昂貴代價的問題發生之前，先發掘出來並且正確地設計。
作者
Per Viklund，積體電路封裝及設頻系統設計部門協理，連絡地址：Mentor Graphics公司(Scandinavia) AB Hassle Bosarp 12 Kista SE-27493 Sweden；電話：+46/411 456 11；電子郵件信箱：per_viklund@mentor.com。
圖一：多重晶片封裝設計用的典型設計流程。
圖二：兩個堆疊晶片在「對的」設計的三維外部接合(bond-out)。