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   日期：2008/8/11   來源：半導體科技    

Reza Arghavani, Hichem M’saad, Applied Materials

　我們並未預見無法超越的障礙阻止我們在2009年量產32奈米邏輯元件。雖然，這個轉換主要還是基於45奈米技術為骨幹的延伸，還有一些重要的問題尚待解決。突破性的新技術，如新的基板、二維的應力或雙閘極並不會導入；32奈米製程將仍舊使用矽晶片、單軸向的應力和平面式的電晶體。設備業因而可以專注於材料與可量產性的開發，特別是針對所有重要的改變聚焦的電晶體區域。我們需要新的材料與製程整合來達成可靠的且可量產的32奈米製程技術。

　第四代的單軸向應力薄膜搭配平面式的電晶體將在32奈米的邏輯製程現身(第一代是在90奈米製程導入)。用在NMOS與PMOS元件上的氮化物應力控制薄膜的空白膜應要有大於3GPa的擠壓應力和超過2 GPa的拉伸應力。

　藉由特殊的整合技術能將大部分的應力導入元件的通道區[1,2]。臨近通道區的嵌入式矽鍺需要有大於30%的鍺濃度以達到PMOS元件所需要的效能[3,4]。

　NMOS元件應該不會使用嵌入式矽碳製程，而會使用凹陷式和提升式矽源極與汲極以克服因32奈米製程微細的尺寸導致的外部電阻的問題[5]。應變需要與新的高介電係數絕緣層和金屬閘極做整合。

　電晶體需要引進鉿金屬的介電材料，一種功函數與P+多晶矽相近的金屬，和一種功函數與N+多晶矽相近的金屬。

　導入應變能增進效能是因為載子遷移率與元件通道電流的方向。有效質量的縱向與橫向的分量由在元件通道導入應變的程度與方法來調控：

　由於應變對電子和電洞產生的效果不同，這使得如何在32奈米製程最佳的提升電子和電洞的遷移率有著不同的選擇。

　對矽施加應變後，導電帶會分離(能量簡併消失)。能階的差異導致電子重新分佈到較低能量的次能帶，在拉伸應變的狀況下，會有較低的同平面有效質量。此外，由於電子速度變快，電子的反向散射效應就降低了，而電子的生命週期也因而延長。由於以上兩個因素，電子的遷移率也大幅提升。此外，於施加應變時，矽的價能帶會彎曲而輕電洞與重電洞間的簡併會消失。在擠壓應變的狀況下，大部分的電洞會在輕電洞能帶。因此，電洞的有效質量因而減輕，也使得電洞的遷移率提升。

　截至32奈米製程技術為止，隨著在元件的通道區施加的應力持續增加，電子與電洞遷移率的提升尚未達到飽和[2]。在現今的量產製程中，經常在數個製程步驟中施加大於1.5Gpa的拉伸應力與大於2.8GPa的擠壓應力於介電層[1]。再加上其他的應力施加控制，介電層可施加大於1Gpa的單軸向擠壓應力與拉伸應力於金屬氧化物半導體場效電晶體的通道區。

　在32奈米製程技術中將會以介電層大於2Gpa拉伸應力與大於3.5GPa擠壓應力分別施加於NMOS與PMOS元件的通道區，產生相當大的單軸向應力。應力控制薄膜將用於許多製程步驟，例如；淺溝槽隔離層、接觸孔蝕刻停止層、金屬層前介電層，用於應變記憶技術的可移除式薄膜和側壁隔離層，甚至在矽化反應製程上也會使用(表一)。

　最新的量產單軸向應變矽技術在設備、單一製程、與獨特製程整合上都有相當的突破。在32奈米製程技術中，兩種整合技術預期會被導入在平面式電晶體的通道產生應變；雙應變堆積膜(DSL)技術和在源極與汲極沉積內嵌式磊晶膜[2,3]。雙應變堆積膜技術整合了擠壓的與拉伸的氮化物薄膜[1]，包含了產生拉伸應力的淺溝槽隔離層和金屬層前介電層，與應變記憶技術。磊晶層則包含了用於PMOS在臨近通道區鍺濃度大於30%的矽鍺磊晶層，和用於NMOS的拉伸應力、凹陷的源極/汲極和提升式矽技術。圖一是NMOS元件運用高拉伸應力氮化物薄膜的測試資料。圖二是使用高擠壓應力氮化物薄膜和嵌入式矽鍺(eSiGe)的PMOS元件的電子顯微鏡橫截面照片[6]。

電晶體的寄生電阻
　現行的技術會傳遞足夠的應力到金屬氧化物半導體場效電晶體元件的通道以提升電子和電洞的遷移率而達到32奈米邏輯製程需求的效能。如果外部寄生電阻能降到最低的話[4,5]，遷移率的提升會直接反應到元件效能的提升。這些外部寄生電阻是接面製程、矽化製程和接觸孔製程總和的結果。有不少製程，譬如毫秒退火，可被用來改善這個問題。

　在32奈米製程中，多晶矽閘極層的臨界尺寸(CD)約為30奈米，而接觸孔-閘極的節距約為120奈米。根據原始的計算與模擬顯示MOS元件的外部電阻會與通道電阻匹配[5]。圖三顯示外部電阻的各個來源。

　降低外部電阻的工作就先從超淺層接面開始。降低矽化物與矽之間的蕭特基能障高度以及接觸電阻也有助益。物理氣相沉積鎳(鉑)加上臨場清潔技術可以大幅降低PMOS的接觸電阻。低電阻鎢栓塞可透過下列製程整合而延續到32奈米製程；先以物理氣相沉積和化學氣相沉積成長襯裡層和阻障層，再以原子層沉積和化學氣相沉積鍍上結核層並填滿接觸孔。使用先進的退火技術與提升式源極/汲極磊晶技術以確保得到超淺層接面(表二)。

高介電係數絕緣層和金屬閘極
　在邁入32奈米的這個階段，半導體產業第一次對閘極的製程產生意見分歧[3,7]。一種製程方法運用兩種介電材料和一個電極，就是所謂的電偶極場法，可藉由閘極初始的製程製作。而另一種製程方法使用兩種不同功函數的金屬與一種介電材料，以嵌刻式整合製程。

　在90奈米製程時，氮化閘極氧化層已經薄到只剩下1.2奈米。雖然這個條件下的閘極絕緣層有高達30A/cm2以上的閘極漏電流，但65奈米的邏輯製程依然沿用了相同的設計[8]。若要藉著增加閘極絕緣層的厚度來降低閘極漏電流，同時還要維持著相同的電容的話，就必須要採用更高介電係數的材料來取代氮化氧化層[8,9]。這是因為介電層的等效氧化層厚度(EOT)與介電係數成反比。

　實現高介電係數絕緣層和金屬閘極需要三種新材料(參見圖四)。以嵌刻製程的作法需要一種高介電係數的材料做為閘極絕緣層，一種功函數與多晶矽NMOS(4.2eV)相同的金屬，和另一種功函數與多晶矽PMOS(5.2eV)相同的金屬[9]。使用電偶極場法則需要一種可將臨界電壓調整至與多晶矽NMOS相同的介電材料[10]，另一種可將臨界電壓調整至與多晶矽PMOS相同的介電材料[11]，和一種能階介於兩者之間的金屬。

　原子層級的平滑介面對高介電係數絕緣層和金屬閘極非常重要，因為大部分的金屬高介電係數絕緣材料，例如二氧化鉿(HfO2)，會降低通道內的載子遷移率[8,9,12]。這個介面可藉由在沉積高介電係數絕緣層前先成長一層超薄的氮化氧化層(SiON)來控制。由氮化氧化層、二氧化鉿高介電係數絕緣層，和金屬閘極組成有具原子層級平滑介面的閘極堆疊預期會有高載子遷移率。

內連線面臨的挑戰
　降低層間介電層的介電係數以降低金屬導線間的電容的主要原因依然是為了降低阻容遲滯效應[13,14]。雖然在130奈米製程導入銅導線(降低電阻)與SiOF層間介電層有效的降低了阻容遲滯效應，然而這個組合在90奈米製程已無法有效的改善阻容遲滯效應造成的訊號延遲。所以，在90奈米製程導入等效介電係數(k)約為3.1的SiCOH低介電係數絕緣層，以雙嵌刻製程與銅導線整合。

　阻容遲滯效應(導線電阻與層間電容的乘積)可以表示如下[14]：

R：金屬的阻抗值(銅導線加上阻障層)
k：介電係數(銅導線間的所有介電層的等效介電係數)
ε0：真空中的介電係數
L：金屬導線的長度
P：金屬導線的節距
T：金屬導線的厚度

　接下來的每個世代都可以考慮藉由增加金屬導線的深寬比來降低導線電阻。可是，如此一來會增加電容。所以，必須要考慮整體的阻容遲滯效應。

　在32奈米製程中，第一層金屬與第二層金屬的節距約為100奈米，而深寬比分別為1.7和2.3。若要改善訊號延遲的現象至與45奈米製程的效能相當，理想的等效介電係數約需要為2.5，意即需要一個介電係數約為2.2的低介電係數材料。以PECVD方法製造，介電係數約為2.2的低介電係數薄膜已經開發出來，目前正在進行可靠度測試與封裝測試。

介電層、蝕刻、與清洗
　以PECVD方法製造的低介電係數介電層(介電係數約為2.2)搭配紫外線固化技術已經針對32奈米製程的需求開發出來了。然而，將這個薄膜與銅製程整合用於32奈米製程仍有幾項主要的挑戰(參見表三)。

　必須開發與介電係數約為2.2的PECVD低介電係數介電層匹配的阻障層。介電係數約為4.0的超薄含碳阻障層已經於45奈米製程量產。藉由調整碳含量應該可以進一步降低介電係數，再搭配上膜厚降低就可以適用於32奈米製程。
32奈米的介電層蝕刻將包含主要的溝槽蝕刻再加上過蝕刻[15]。過蝕刻會停止在銅導線上的SiCN蝕刻終止層。主蝕刻先以氬離子和氧離子濺擊蝕刻介電層，再以含氟的氣體分解低介電係數介電層的Si-O和CH3化合物。為了維持臨界尺寸的均勻性與保護側壁，通孔蝕刻使用含有高分子的氣體並在蝕刻終止層停止蝕刻。

　蝕刻殘留物會在灰化的步驟以含氧的氣體去除乾淨。在32奈米製程中，如果未將此一步驟最佳化，可能會導致對低介電係數介電層產生數個原子厚的損傷，因而造成可靠度與漏電的問題，還有對銅阻障層接合不良的問題。

　灰化後再以濕式製程做最終清洗。這個步驟將剩餘的無機殘留物與氧化銅去除乾淨，並為下一步的銅阻障層沉積做準備，清洗乾淨銅、溝槽側壁和通孔的表面。這個濕式清洗使用氟化物溶劑。圖五為多層金屬與低介電係數介電層的剖面圖[16]。

金屬化
　銅導線的電阻(ρ)部分取決於本質零組件，譬如，雜質與內部晶粒結構。然而，來自外部尺寸的效應，例如，側壁電子散射，才是最主要的影響。在32奈米製程，由於側壁電子散射效應的關係，銅導線的電阻大幅增加[17]。在固定線高的條件下，在100奈米的線寬時，阻抗約為2.5μΩ-cm；而線寬降為40奈米時，阻抗增加至接近2.9μΩ-cm[17]。主要的考量是Ta/TaN/Cu的結構是否可以沿用至32奈米製程[18]，是否可以良好的填入小於100奈米節距的溝槽沒有產生空洞而且符合阻抗的目標。無空洞的Ta/TaN阻障層，銅種晶層，與