自動化微影熱點修復之方法及系統介紹
Tom Wong, Ravi Ravikumar, Takumi Technology Corp. USA, Sunnyvale, California, United States
本文內容主要描述可消除熱點(hot spots)的製造性導向設計(DFM)的方法及系統，藉此方式以獲得最佳化之設計佈局。此方法考慮到實際於晶圓代工廠內所遇到的資訊，包括缺陷數據、晶圓廠特定的光學與微影設定及具有單一及複合的設計規則。為求最適自動化佈局設計而使用二維佈局處理引擎進行，並隨時考量到成本及是否違反設計規則，此結果不僅增加圖形設計工作站II（GDSII：Graphic Design Station II）佈局之印製良率，且盡可能減低對製程上變異的敏感度。
當積體電路技術由90 奈米降至65 奈米及45 奈米時，由於隨機的缺陷、製程上的變化、系統性的良率問題及其它可參照到製造導向設計問題的相關限制，使得良率很難快速爬升，而這些問題常於線寬90 奈米及更細微的製程上出現，並成為佈局設計上的熱點。
為了避免佈局熱點的產生而影響良率及後續製造上問題，在可製造性導向設計之流程中，處理每一階段所產生的熱點是極為重要的。從建構資料庫要素開始對光罩數據準備(MDP)，此為對準標線產生之前的最後數據處理步驟[1]，若流程中的每一階段皆未處理熱點的話，則於典型的65 奈米系統單晶片設計上，將普遍會有成千上萬個熱點出現[2]，對於良率的提升無疑是一大隱憂。
於全球的IC設計，步進式微影技術的波長並無法與半導體製程的發展規劃並駕齊驅。在於微影技術上，吾等知道光源波長較晶片所要求的最小尺寸還要大的多，將導致線路佈局上品質的缺陷，並造成重大的參數良率損失(parametric yield loss)：微影熱點。由於線寬間調動區域非常的小，進而增加在晶片上產生界限清楚的圖案之困難度。例如，聚焦深度和錯位加重問題之嚴重性，促使微影技術成為未來良率限制的最主要因素(如圖一所示)，有時一個主要的因素即可將良率損失提昇至總良率損失的40%[4]。
熱點和良率損失之機制
原始之最小線寬尺寸佈局、微影間隙及緊密性堆疊結構為加速熱點產生的因素。此種佈局常見於元件內不可或缺之關鍵層，例如：複晶矽層、第一層金屬、接觸窗和擴散層，而大多數的熱點亦出現於這些關鍵膜層上；因微影所產生的熱點會很明顯的造成佈局上的缺陷，而藉由分析缺陷問題與一般佈局中良率損失機制的關聯性，諸如：轉印性、接觸窗與栓塞引洞覆蓋幅度和閘極的一致性，也是對微影問題最有效的偵測方式。其它與佈局相關的良率損失機制，亦會增加這些因熱點而產生的隨機缺陷。
於模擬的輪廓及相對應的目標佈局之間，測量關鍵尺寸(CD)和邊緣放置誤差(EPE)，即可完全偵測出因轉印性、接觸窗/栓塞引洞覆蓋幅度和閘極性(閘極變異性)所出現的熱點議題；例如，因亞波長效應導致的不合格接觸窗/栓塞引洞覆蓋幅度，將產生一斷路或高阻抗的接觸或栓塞引洞(via)，進而導致嚴重的或參數的失效。
同樣，由於亞波長的因素，於線寬65 奈米及其以下尺寸，閘極變異性成為一個普遍可見且逐漸增大的議題。藉由測量模擬的輪廓和相對應的目標佈局間之差異性，即可偵測出閘極均勻性(參見圖二)的效應。閘極變異性(圖二顯示出高度和長度的變異性)會影響到功率損耗和元件遲滯現象的產生，進而發生參數性良率問題。
因熱點在典型65 奈米設計上，每一單元(cell)會有上千的具體顯現，若單元佈局階段未做處理，將導致於晶片組裝佈局繞線時或設計的光罩數據於準備階段產生千倍或更多的熱點發生機率。除此之外，亦須注意於解析度增強技術階段之後，會突然產生若干因解析度增強技術所產生的熱點。現今是如何處理呢?
有些工具可偵測出各種類型的熱點。使用佈線延展和雙接觸窗/栓塞引洞等方式可自動修補如隨機缺陷這類的佈局問題。其它的熱點可由手動修正處理，但此種修補方法的最大缺點在於：
l 各種干擾設計的熱點之間缺乏折衷的修補方法；並且，
l 無法採用自動修補。
由於，並非所有的熱點對於良率上的影響皆為相同，而權衡的關鍵是在於決定修補的目標熱點，以期獲得良率上最大的收益。自動化可有效的增加產率及減少固有的手動操作方法所潛在的錯誤風險。
熱點移除方法
圖三所示為典型的系統晶片設計方法之各階段，包含有基本架構建立、設計程序實施及光罩數據準備。在於亞波長製程節點，最佳的實施方法是在下列各階段之中(從設計到製造流程)，處理從熱點和其它與佈局相關的良率限制因子。
l 在關鍵層的單元佈局設計(智財庫使用)階段；
l 於已知的IC設計，為各層之間的相互連接所作的佈局繞線階段(為了避免隨機的缺陷與化學機械研磨的影響)；及
l 在使用解析度增強技術之後的光罩數據於準備階段，須注意因解析度增強技術所誘發生成的熱點。
自動修補及其最適化程序
IC佈局的良率限制因子並不會產生相等的故障機率變化。自動修補和最適化的解決方式，則是依照下列方法處理這些佈局良率限制因子：
l 從設計到製造的流程中，盡可能提早處理這些良率限制因子。
l 提供一個評斷系統，藉由個別熱點對於晶片良率之影響情形來決定何為目標熱點。
l 執行權衡分析，以客觀方式比較各種類型之佈局良率限制因子。
l 挑選出佈局良率之最大限制因子(處理20%的限制因子將可增加80%的獲利)。
l 修補列為目標的熱點時，需考量整體性。
l 藉由構造正確的設計來產生佈局。
Takumi Enhance系統乃將GDSII數據(例如繪製標準元件)以及熱點和製造技術的數據一起輸入電腦，以產生新的良率最佳化GDSII佈局。除了良率的最適化及降低閘極漏電功率消耗之外，亦可幫助晶圓廠之間及更小幾何圖樣的資料庫轉移。
結果
經由自動化修補/最適化的佈局之後，圖四即為代表樣品之結果。於圖中顯示即為最適化單元佈局之前後差異。其爭議處在於複晶區塊於正常情形下並無違反任何設計規則，但失焦的情況下使其非常接近，迫使複晶矽和接觸窗間多出額外的間隔空間。簡單的間隔空間需求可使2D發生變化，促使佈局隨不同層別間的偏移與旋轉而發生交錯。以上種種的修正，使用自動化系統完成時間只需小於1分鐘，但其它方法則需花費幾天的處理時間。
對於65 奈米製程節點，此系統亦可利用瑞薩(Renesas)科技的標準單元資料庫分析。由於每個熱點的潛在衝擊，廣泛地影響良率變化，此系統可權衡由低費用的良率問題取代高費用的，其結果於故障率數值上，盡可能達到最適化。例如，由單接觸點、隨機缺陷和接觸窗覆蓋幅度所引起的良率問題，皆被認為是最適化製程的低花費權衡項目。瑞薩技術被指派應用於較高費用的第一層金屬中閘極高度變化及接觸相關的良率問題、複晶矽和擴散層，全部500個單元資料庫中，藉由閘極變異性和對比間的取捨折衷方式，以預防其它所有良率損失的問題，而所產生的最佳化結果，可降低12.5%的熱點數量，且整體故障率降低29.7%。有些特別的熱點類型，例如閘極高度變異性(圖二中所示的W)減少70%以上(如下表所示)。
結論
只要光微影技術仍為半導體製程之主要步驟，熱點議題就會永遠的存在。不論由製程變異與參數設定兩方面觀點來看，熱點增補了與其它佈局相關的良率損失機制，而增加元件故障的可能性；因此，熱點問題也必須於單元階段處理，否則將於晶片上產生太多熱點情形。為了於不同類型熱點之間執行客觀的折衷分析並正確找到目標熱點，則必須以共同量測方式來加以評估。
每次執行熱點修補機制的改變時，最低限度需察覺到成本的衝擊及設計規則的需求。佈局最適化必須為自動化，且可擴張未來的製程節點，以保護使用者的投資。最後，此系統必須達到更高的印製佈局良率，並盡可能降低製程上變異的敏感度。
參考文獻
[1] Aaron Hand, “Litho Simulation Enables the Leading Edge,” Semiconductor International, 2006.
[2] S. Inoue, S. Kobayashi, S. Kyoh, T. Kotani, T. Inazu, A. Ikeuchi, et al, “Development of Hot Spot Fixer,” Proc. SPIE, Vol. 6156, 2006.
[3] Barry Lieberman, “Maskmaking Tutorial,” (ftp://download.intel.com/research/silicon/Lieberman.pdf), Intel Corp.
[4] Peter G. Feist, “Shedding More Light on DFM signoff,” ED Online, Feb. 10, 2006.
[5] Peter Rabkin, “DFM for Advanced Technology Nodes: Fabless View,” Future Fab International, Vol. 20, 2006.
[6] Mark R. Pinto, “Growth through Nanoelectronics Leadership,” Applied Materials, SEMICON West, July 12, 2005.
作者
Tom Wong於Wisconsin大學電子工程學系取得學士與碩士學位，目前任職於Takumi Technology Corp.擔任公司市場規劃副總裁。其聯絡方式如下：公司地址為Takumi Technology Corp. USA, 150 Mathilda Place, Suite 288, Sunnyvale, CA 94086, United States；電話：408/503-8889；電子郵件信箱: t.wong@takumi-tech.com。
Ravi Ravikumar分別於印度Madras大學及Florida科技大學電子系取得學士及碩士學位，目前擔任Takumi Technology Corp.公司市場規劃部門經理。
圖一：積體電路設計之良率問題[6]。(Source: Kohyama/Toshiba)
圖二：閘極於高度(W)及長度(L)之變異性範例示意圖。