用於65奈米系統性良率監測的可定址式陣列技術
Greg Yeric, Synopsys, Austin, Texas, United States
Muthu Karthikeyan, Stephen Fox, IBM Systems and Technology Group, Hopewell Junction, New York, United States
隨機良率損失(random yield loss)主要是由製程與設備所產生的塵粒(particulates)所造成，而塵粒則可利用線上的缺陷檢查設備來進行監測(monitor)。雖然隨機所限制的良率隨產品不同而所有差異，但它們根據廣泛被接受的關鍵區域模型來看，其差異是可加以預測的。
系統性(systematic)限制的良率，依定義上來看是與佈局(layout)有關的，而且很難精確地監測。系統性良率損失是發生在當設計中的特定特性(feature)，無法被強健地(robustly)地再現在晶圓上時，換句話說也就是該特性的製程窗(process window，PW)不夠寬到能容納晶圓廠的常態性變異。一個獨特的系統性「特性」可以簡單到是二條平行線之間的間隔(space)，或是一條接近另一垂直線端點的線寬。例如解析度以下的輔助特性(subresolution assist features，SRAF)等光罩強化技術(reticle-enhancement technology，RET)，加上曝光系統的先進特性(如偏軸式曝光off-axis illumination)的影響，即能夠為每一個特性創造特殊的製程窗。
當技術節點往下微縮時，更多的層數會需要RET，而且必須做的更為積極。這二種趨勢會因為系統效應以及與設計、下線(tape-out)、光罩與晶圓廠有關的產品良率，而導致良率問題的快速增加。因為每一個產品設計包含了一組獨特的特性，並且每一個電性網路、每一個產品也會對不同的系統良率問題具有獨特的敏感性。而且，即使是相同的產品在不同的晶圓廠中，也會因為無法避免的RET、光罩製作、曝光製程或其它設備的差異，而展現出不同的良率特徵。這種與晶圓廠有關的系統性良率，在當經濟資產已經趨使產業往更附屬的晶圓廠生態系統移動時，會變得更為重要[1]。
在先前的技術中，晶圓廠可以藉由增加設計規則(design rules)來引導設計者遠離激烈的系統良率限制因子。這種避免系統性良率邊際的引導流程，已經變成每一個新技術世代中，設計規則呈等比級數增加(圖一)，以及等量增加的物理性驗證週期的主要原因。65奈米設計的物理性驗證，會需要1000-2000的叢集電腦中心，而且仍須花費幾天的時間。然而，設計規則本身並不能保證良率。因為特性節距(pitches)已經預期會持續微縮，因此曝光交互作用距離(近接特性會影響目標特性轉印的距離)即會增加。在過去，近接特性的影響僅會擴展到附近最靠近的特性上，但是目前重要的影響卻是來自很多更次級的特性(圖二)。快速瀏覽圖二可發現一個事實，就是我們的技術已經超越利用規則方法所能描述的能力。如圖中所示，因為增加了數值孔徑(numerical aperture，NA)及光源的同調性(coherence)，所以曝光交互作用半徑會相對於技術節點節距的微縮而增加。同調性因子包括250奈米時的標準照射、90奈米的圓形照射，以及32奈米的45度四極型(quasar)照射，而且隨著技術節點的微縮同時增加環的寬度。32奈米的交互作用半徑實際上會比90奈米的半徑還稍大，而相對於節距來看，是250奈米技術節點的4.5倍。
系統性良率監測要求
我們這個計劃的目標，是要改善製造晶圓廠了解系統性良率的能力。為了達成此目標，因此必須符合一些較嚴苛的要求：
1. 為了適當地將系統良率特性化(characterization)，所需要的測試結構(test structures)數目會有幾百個。關鍵的圖案(pattering)層別包括主動區(active)、複晶矽區(poly)，以及高達8層的金屬與接觸(contact)/引洞(via)。每一個圖案膜層都包括數打(dozens)猜想的系統性拓撲形狀。
2. 因為此基礎架構(infrastructure)是為了用在製造環境上，所以每片晶圓的系統良率問題的大型組合，必須在幾分鐘內完成特性擷取。標準的9或13個晶片的晶圓接受度測試(wafer-acceptance test，WAT)計劃將不足夠，每片晶圓應該要測試幾打的晶片，以取得晶圓的空間特徵(spatial signatures)。而較長的測試時間將會嚴重地限制了實際可測試的晶圓數目，也因此潛在地限制了辨識出時間性、產品或製程設備的相關良率特徵。
3. 因為每一個產品的系統性良率都是獨特的，所以我們需要讓測試結構與產品原罩場區(reticle field)的切口(kerf)區域一致，以直接監測時間性或不同設備的問題，並找出特殊晶圓上的特殊產品良率與最後的系統性製程窗的相關性。切口或切割道(scribe line)一般是50-100微米(um)寬，而且通常也會達5-10毫米的切口長度。任何一個利用分離光罩組合測試結構的解決方案，都會和這些與此產品良率特徵無關，因此將會需要測試晶圓數而降低收益。每一個系統性拓撲的測量，都必須降低至某些簡單卻又可定量化的良率指標，以期能與現存的良率改善基礎架構相容。而且這解決方案也要能夠擴展到測試結構期之後，並以可執行的良率指標來驅動良率的學習過程。
解決方案的描述
第1和第2項要求迫使我們對電性測試結構的使用，因為任何現有的光學或物理檢查方法都太慢，無法滿足製造上的需求。第1至3項要求僅能藉由運用一種可定址式陣列的設計才能夠實現，因為傳統分離式測試結構是被動地打線到接線墊上，因此會佔據太多的面積，而且測試時間會太長。(為了技術開發的目的，我們已經設計了一種可用在隨機與系統性良率分析上的大型可定址式陣列，而且之前也已對其效益有所報導[2])。
為了實現前面的第3項要求[3]，我們能夠將此電路修改成二個小型的可定址式陣列，一個用在後端生產線上(back-end-of-line，BEOL)，另一個用在前端生產線上(front-end-of-line，FEOL)，所佔據的切口形狀大小為90微米 × 6300微米。在此電路架構中的電性測試是雙端點斷開/短路(open/short)測試。此種雙端點實驗的陣列是設計成可用簡單的記憶體測試機，像測試唯讀記憶體(ROM)一樣測試，其中ROM陣列是相當不一致性的，而且系統性實驗可被整合成一小群的ROM位元(bits)。
如參考文獻[2、3]中所討論的，將FEOL與BEOL實驗分開，對量測來說是有好處的，而且可以維持一條完整的切口監測電路的長度小於10毫米，以增加目標產品的晶片尺寸。而在小面積的切口面積限制中，在我們二個陣列中的每一個可使用25個探針墊而定址16,000個電性測試。此實驗的測試密度比最高密度的被動式測試晶片還大了約100倍。而且這個解決方案的另一個好處是比被動式測試結構在參數測試器量測上所花的時間還要短很多。雙端點元件與比較器的原生測試時間，會比商品化的測試機取得並將數據寫到硬碟所花的時間還短得多。這也就是說，電路測試時間是受測試器所限制，而對MOSAID測試器來說，我們平均是每次下針11秒，或是每片晶圓約15分鐘，也就是每片晶圓有80個測試晶片。
如同前面所說明的，我們最終必須提出一個特定系統性特性的製程窗。簡單地量測一個特定特性的良率，並不能提供所需的資訊，因為在任何合理取樣大小中的一個特性的良率，對置放在切口區域上的小測試結構通常是100%的。因此，我們採取一個「加速」的方法來確保每一個測試晶片的製程窗量測。對每一個關鍵特性來說，我們設計一系列具有逐漸變緊的設計尺寸測試結構，將每一個系統性特性推進到其最小設計規則限制之下，以達到一個可以量測到失效率(failure rate)的點。這個使用某些特殊知識如:RET、光罩數據準備工作，以及晶圓廠製程與限制等等的加速設計規則的方法必須被小心地執行。
為了延伸前面的第1項要求，我們針對設計規則進行一系列完整的審視，包括不同的印刷式(printability)測試結構、對準偏差(misalignment)的監測、最小特性面積的測試結構、OPC測試結構，以及用來偵測已知系統性良率損失機制的特殊拓撲等實驗。測試用的元件(devices under test，DUT) 同時提供了在65奈米技術上，製程窗監測機制的基本組合。藉由這個過程，我們在10個用來監測的關鍵圖案層中，辨識出321個關鍵的系統性特性。
此數目包括了基本特性的排列。例如，我們需要監測因為特殊RET、曝光與蝕刻考量的多重節距中的金屬間隔(space)的製程窗。我們也期望在因為步進與掃描(step-and-scan)的問題而造成製程窗散光(astigmatic)時，仍能夠個別地監測水平與垂直的特性。為了建構每個系統性的製程窗，我們平均使用12個設計變異數(variations)，因此產生總數4,080個獨特的實驗或DUTs。藉由(a)具有已知斷開或短路行為的大量參考結構，以及(b)在每個晶片上放置6個相同的DUT，加上每一個晶片擁有32,000個可供進行的測試，我們就能夠增加其強健性，並降低數據的雜訊。在與這個實驗組合比較時，相同數目的被動式實驗，並打線到最有名的70微米參數探針接墊節距，將會佔據12.5毫米 × 12.5毫米的面積大小。
為了處理實驗的複雜性，我們為這個計劃開發了一個基礎架構，其可將實驗變異數當成表格的輪入，可自動地在一次實驗陣列中產生32,000個實驗，並將其互疊到底層的雙端電路架構與文件上，而且將製程窗組合整合成可以直接置放到良率管理系統(yield management system，YMS)的格式中。在此數據處理路徑上的人為作用將會花費過多的時間，而且會造成無法接受的錯誤風險。我們創造了在每個測試晶片中，可計算321個製程窗的客製數據分析函式(routines)，然後將結果儲存到YMS系統中，以做為未來的良率分析之用。
我們在圖三中利用圖示說明了這整個方案。完整的切口測試電路顯示在圖三a中。一個設計規則的規格表中列出了實驗型式、陣列中的位置、設計參數，以及最先產生的設計值，而且在這個實驗中的佈局實驗是以不同的主要設計參數所產生。
在圖三b中則顯示了實驗陣列的放大圖，而在圖三c中顯示了二個特殊的佈局範例。在此例子中，主要的設計參數是接觸窗對主動區的垂直對位不準。這些設計值構成了圖三d中的每一個設計排列，以及每一特定數據組合(單晶片、單晶圓、很多晶圓等等)的期望系統性良率失效率圖的x軸，而y軸則是失效率。而5%失效率點