高介電質加金屬閘CMOSFETs的增強應變微縮
S.C. Song, M.M. Hussain, C.S. Park, B.H. Lee, R. Jammy, SEMATECH, Austin, Texas, United States
當CMOS元件縮小到小於L=100奈米時，性能改善的偏差主要因為載子速度飽和且受限於閘氧化層微縮等因素，為了克服這些難題和持續改善微縮的性能，各樣的製程導引出的應變技術已經開發出來並且實際應用在工作元件上，其中有一些技術報導說經由臨近材料導引出來的應變來改變通道區域的能帶結構可以改善載子遷移率。這即所謂的應２變增強微縮已經提供另外一種方式來推昇奈米級CMOS元件的功能並且已經進化到好幾個技術世代。
應變增強微縮的進化
從90奈米技術開始，應變增強的CMOS微縮對延續摩爾定律[1,2]是很重要的，機械應變改變了通道的晶格形狀，藉著改變能帶結構來調整載子性質。通道區域的應變影響載子的有效質量因此改變它們的遷移率。應變不只影響載子的有效質量也影響了從源極端產生載子入射點的背散射速率(r)[3,4]，通道區域的應變已經顯示減少有效質量來增加入射速度(v)和藉降低r [3]來增加載子傳輸時的彈道效率(B)，圖一中方程式1顯示增加入射速度和彈道效率來提高汲極的飽和電流。
通常有兩種方法來引起通道區域的應變：雙軸應變和單軸應變，雙軸應變也被視為總體應變，主要來自基材應變，例如矽化鍺上的矽應變或絕緣體上的矽應變[5]，應用基材工程的雙軸應變已經被廣泛研究了，但是還沒被實現在量產上，這項整合受阻的原因是因為大量缺陷產生在基材邊界的界面上進而產生總體應變的關係。
單軸應變由靠近MOSFET的通道區域之局部結構元素所產生的，例如淺溝槽隔離(STI)、矽化物、接觸蝕刻停止層(CESL)和源極/汲極(S/D)等[6]，既然這些製程模組產生單軸應變是CMOS製程的一部份，單軸應變也被定義為PIS，由於在傳統的CMOS製程整合中PIS模組相對簡易，應變增強微縮依賴開發新且先進方法的PIS。
鉿(Hf)基的高介電質被認為會減緩載子遷移率，這是因為瞬間的電子捕捉與/或軟性的光聲子在通道與載子的波函數反應的結果[7,8]，最近高介電質技術的發展，顯示控制高介電質的厚度和形貌，並且使用金屬閘已經正確地解決高介電質使載子遷移率減緩的難題。[9,10]
近期，有報導說高介電質上的金屬閘會在FinFET通道產生應變，如果這技術應用得當的話會改善載子遷移率[11]，當高介電質加金屬閘是45奈米和以下製程的重要技術選擇，評估使用這種技術來當作PIS額外來源的可能性是極為重要的。另一方面，現行的PIS技術的交互反應，例如應力後的CESL和SiGe的源極/汲極等，與金屬/高介電質層在閘極的結果都必須要好好研究。
薄膜的應力量測
薄膜的應力量測通常是由已知起始彎曲值的空白晶圓的準備開始，在空白晶圓沉積上一層薄膜後為了瞭解應力是否膜已被改變,空白晶圓的彎曲值再次被量測。薄膜的應力可以利用膜沉積的前後，晶圓彎曲值的差異代入Stoney方程式中來計算。(圖二中之方程式4)[12]
量測晶圓彎曲使用圖二中所示的薄膜上入射雷射的反射角，雷射光以一已知入射角入射到薄膜上並且用一個對位置敏感的光二極體來量測雷射光的反射角，利用反射角度的變化搭配雷射掃瞄的距離就得到晶圓的曲率。
應力符號的正負(就是拉伸應力或壓縮應力)由晶圓彎曲形狀或曲率所決定，當薄膜被伸展來配合基材，薄膜的拉伸應力造成底層基材的壓縮應變(圖三a)。當基材被允許彎曲的時候薄膜會使晶圓形成內凹，當薄膜被擠壓來搭配基材時，薄膜產生壓縮應變並且基材以拉伸型式產生應變(圖三b)，當基材被釋放時晶圓隨後形成外凸。
在先製造閘極結構的金屬閘/高介電質的整合方式裡[13]，因為整合的容易度和金屬閘外型控制緣故。在高k值的介電質之上的金屬閘(3~20奈米)，通常都會蓋上一層傳統的複晶閘。雖然這個金屬閘相當薄，應力程度有可能很高且依材料和製造方法而定，如下表所示。另一方面，金屬閘到通道區域的臨近效應可能強化載子遷移率的PIS效果，再次強調，金屬閘薄膜的應力與膜厚的搭配有關。
表：使用不同製造方法*的各種金屬膜的應力
Film Method Thickness(nm) Stress(relative)
Si3N4(tensile) CVD 50 1
Si3N4(compressive) CVD 50 -1
Metal 1 ALD 20 1.68
Metal 1 PVD 20 -2.11
Metal 1 CVD 20 1.62
Metal 2 ALD 10 0.2
Metal 3 PVD 10 0.51
*For comparison, standard stressed silicon nitride films are used for the normalization.
圖四顯示原子級沉積(ALD)氮化鈦膜的應力跟厚度的關係，薄膜的應力一開始變化比較劇烈但是膜厚變厚時就變得比較平緩一些。氮化鈦是與鉿(Hf)基高介電值和複晶矽有熱穩定性且具有中間差異的金屬閘代表。
不只機械應力隨氮化鈦的厚度改變，薄膜之有效功函數(EWF)也趨向隨厚度改變。當氮化鈦膜變厚，EMF也增加，推測原因是因為薄膜中的成份改變之故[14]。因為有效的功函數依據材料的厚度調整，曾經有人嚐試過使用金屬閘在超薄基材技術來微調n和pMOS的臨界電壓(v)，即同時使用兩種不同的氮化鈦厚度在n和pMOSFET上[15]。較厚的氮化鈦層中有更強的拉伸應力因此造成在通道有更強的壓縮應變，這點對改善電洞遷移率則有所助益。
一層厚氮化鈦金屬閘有較高的有效功函數和較大的拉伸應力(亦即：通道更多壓縮應變)可以被用來獲得低電壓高性能的pMOSFET。nMOSFET也同樣能從薄的氮化鈦金屬閘，因為其可以從具有低的有效功函數和較大薄膜壓縮應力中獲益。從金屬閘導引通道中的應變確實改善了MOSFET的效能，如圖五所示。
針對nMOSFET(圖五a)，當薄氮化鈦金屬閘被使用時，Ion電流跟使用厚氮化鈦金屬閘的元件比較，改善了接近百分之12，當拉伸CESL被使用時，有觀察到pMOSFET有額外百分之16的Ion電流改善。圖五b，當氮化鈦金屬閘變厚，Ion電流增加百分之17並且看到壓縮CESL另外有百分之19的改善。使用應力的CESL有額外的功能改善指出金屬閘應變被加入到CESL應變中，類似於其他的PIS技術。
結論
整合一個金屬閘和高介電質進入到CMOS製程可以引導正在開發中PIS技術的另一方向，當金屬閘可以導引通道中額外的應變時，這項結果會加入其他應變強化的功能改善中，金屬閘產生的應變可以靠成份、鍍膜方法和膜厚等方式來調整，有效功函數和閘導引的應變這兩者的最佳化，對同時達成目標電壓和高功能而言是很重要的事。
圖一：圖示源極端通道邊緣的載子注入流向汲極。方程式1描述飽和汲極電流和注入速度(方程式2)和彈道效率。(方程式3)
圖二：晶圓彎曲量測原理使用一種入射雷射掃描該薄膜後的反射角。這種方法使用晶圓彎曲法量測薄膜應力如方程式4。