以矽晶通道工程來取捨功率/性能
R.J. Mears, Mears Technologies, Waltham, MA, United States
早自1950年初開始，半導體工業就靠著「矽晶技術」來滿足價格、性能、功率與構裝的需求，促進其在電子界的快速進展。即使於今日，總值2500億美元晶片市場中，非矽晶元件僅佔了不到5%。矽晶的電性、優質的原生氧化物、缺陷少、能夠以大尺寸晶圓生產等優點使得「矽晶」成為半導體工業上主要的設計素材，尤其是基於互補金氧半導體矽晶元件。
矽晶工業界看到了低功率手持移動裝置的需求日益增加，而消費者對性能的要求也越來越高。有鑒於此，越來越多的應用被移植到手持移動裝置以滿足需求。而伺服器市場對如何取捨功率和性能也存在著激烈的競爭。一直以來，在抑制功率消耗的前提之下，電晶體尺寸的微縮使性能大幅提升。然而在今日，工業界面臨潛在地難以掌控的功率問題。例如，Wall Street Journal [1]指出伺服器的功率消耗成本正超過了硬體設備的花費，尤其自2000年以來，網際網路扮演推手的角色，使全球提供服務的伺服器增為兩倍，其消耗的功率增加了近乎四倍。
挑戰
當半導體製造商不斷地微縮製程以獲取更佳的性能與更小的元件尺寸時，就是在測試矽晶與其原生氧化層的基本物理性質的極限。例如，在130奈米與90奈米關鍵製程階段，對於性能的期望導致了相關技術如「應變矽晶」與「絕緣層上矽晶」等技術的引入。然而，當從90奈米一路往65奈米、45奈米，甚或更小的線寬邁進時，功率消耗與操作效能對於晶片設計者來說是同等重要的考量因素。
考慮在90奈米製程中，來自不同漏電流機制的靜態功率損耗，特別是因為越來越薄的閘極氧化層所造成的漏電流增加，就幾乎佔了這些尖端處理器功率損耗的一半。到了65奈米製程時，此一問題更惡化到佔了約略60%。互補金氧半導體當初是用來降低功率損耗，如今反而受靜態漏電流所困擾，真是一大諷刺。事實上，當元件尺寸趨於原子層級後，漏電流只是設計者會碰到的諸多挑戰之一。不過再次地，矽晶工業對這些挑戰做出了回應，並突破了許多人認為不可能克服的障礙。
功率/性能之間的取捨
理所當然地，穩健可靠地操弄著功率－性能間的取捨被每一個設計師奉為圭臬。這是一個嚴峻的挑戰，因此幾乎每一種可行的電源管理方案都派得上用場。在計算機架構的層次上，我們可以看到利用多核心的設計來提升性能，而不再是僅僅仰賴時脈頻率的增加。而在線路層級上的設計，我們則看到了針對電晶體本身的「加強設計」來作電源管理，例如睡眠電晶體(sleep transistor)與使用日漸增多的基體偏壓(body-biasing)。但是，在提昇功率－性能之間取捨的風險，其真正的標的其實是在材料層面。
自1982年起，半導體工業協會(Semiconductor Industry Association，SIA)就一直做著擘畫半導體工業趨勢的工作。一直以來，當閘極氧化層小於約10原子層後會引起閘極漏電流的挑戰已經普遍為業界所認知。量子穿隧的機制隨著介電層厚度的減少是以指數的方式增加，這樣一來，就會使得過去不同世代元件所依循的微縮方法越來越不可行，因為會導致大量的靜態功率耗損。
在65奈米世代的元件，設計者被迫偏離採取傳統微縮方法所得到的介電層厚度，但是幸運地，「應變矽晶」的技術可以提供較高額的電流。但不幸的是「應變矽晶」技術在越來越小的尺寸上應用日益困難，尤其從應變矽晶所壓榨出的額外電流也已經接近飽和了，對於奈米OS元件更是如此。對於相同的介電材料物理厚度，藉由閘極電容的增加和電流驅動力來降低閘極漏電流，高介電材料與金屬閘極的架構的確可容許進一步的微縮。
再一次，不幸地，高介電材料不但不會增加驅動電流，反而會降低驅動電流。因為閘極電容與內連線電容間的相互影響，讓利用較高的驅動電流以獲取較高的性能增添了複雜度。尤其，閘極電容的增加也會導致動態功率的增加。可靠度的問題雖然也讓稍早導入高介電材料的嘗試吃足了苦頭，但比起功率消耗的嚴重性，Intel與IBM對於採用此類技術的態度相當堅定。
金屬閘極與高介電材料的引入代表了數十年來基本電晶體結構最根本的改變之一，因為這意味著製程中使用完全不一樣、新的材料。為了導入這些新材料，矽晶通道與閘極介電層下方的矽－二氧化矽介面並未受到變動，以維持電晶體的整體性和可靠度。事實上，由於pMOS應變矽晶技術經常涵括了在源極/汲極區域回填矽－鍺，矽晶通道是矽晶電晶體技術中僅存不可碰觸的核心部份。
問題是，是否可能在維持矽晶通道的前提下，改變通道的電子特性以增加性能並降低漏電流呢？這是一個我們已經提出多時的問題，並嘗試用五年多來的密集研發成果來回答。
矽晶通道工程
這最後的挑戰需要矽晶的「重工(re-engineering)」，需要使用「能帶工程」與所有材料電子特性的根源－「量子力學原理」來加以解決。也就是說，既然漏電流問題從量子力學來看是免不了的，何不反過來利用量子力學加以解決呢？
那麼，如何重工矽晶呢？有兩個參數：矽晶原子本身和晶格的排列。由於前提是我們希望繼續使用矽晶，因此能夠調整的參數只剩下晶格排列了。以下是精妙之處，首先，我們會認為在元件面上的矽晶晶格必須改變，但是在原子層級這是不可能用微影術來達到的，而且，如我們已經看到的，這是受限於以應變矽晶技術所引起之極小巨觀的改變。幸運的是，破壞了垂直方向的週期性就足以操控平面矽晶元件的電子能帶。與微影術相較起來，這可利用極簡易的方法－修改傳統的磊晶製程－來達成。
拜近年來矽晶磊晶技術的突飛猛進，現在已經有可能以原子層疊原子層的方式構建矽晶。同時，量子力學模擬工具也有了長足的進步，足以模擬接近真實系統的大量原子，進一步決定能帶結構的差異。例如，藉由週期性地加入「非半導體層」於矽晶的磊晶過程，所得到的晶格雖然也是單晶，但有著強烈非對稱的能帶結構。在垂直方向，電子有效質量可大大地增加(亦即能帶的曲率降低了)，增加幅度可達一個數量級。如此一來，由於超晶格層阻擋了閘極與通道間的垂直傳導，垂直方向的電子流動受到抑制，閘極漏電流因而降低。相反地，同樣的技術可以減少元件平面上的電子有效質量(能帶的曲率增加)，因為電子密度的分布變得更為均勻。此種分佈讓表面通道更為暢通，允許電子沿著元件表面流動，同時改善了奈米OS與pMOS的遷移率。就某種意義來說，重工後的矽晶有些類似疊層矽晶，這種結構可以讓元件平面上的電子遷移率提升，而減少垂直方向的閘極漏電流。這種技術又稱為MEARS Silicon Technology，MST)(圖一)。
圖二是某一MST設計中通道區域的截面經過量子力學模擬所得到的結果。從圖中可以看出，傳統矽晶的軌域在非半導體層的兩側是呈現被壓扁的狀態，這種現象導致元件平面上的導通會比較好，也解釋了為何元件平面上的電子遷移率會較高。就某種意義來說，元件平面上相連結的軌域形成了電子「管道」，很像奈米碳管，但是在此是用傳統平面矽晶元件的磊晶方式製作的。相反地，垂直方向因為軌域有較大的分隔，導致電子傳輸不易，所以可以降低漏電流。也就是說，非半導體層的插入使得電子密度分層，因此阻礙了垂直方向的電流流動(閘極漏電流)。這個技術的優點在於電子通道本身性質的提升，而非藉由外在因素如應力的施加等。
對電性的影響
能夠操縱矽晶的電性是影響深遠的。元件平面上電子傳輸的增加意味著驅動電流的增加，所以微處理器、DRAM、SRAM、flash、其他記憶IC、RF、混合信號元件等內部的電晶體性能也會提高。在奈米OS與pMOS元件中，已經可以觀察到驅動電流的增幅可以超過30%，並預期可以搭配其他改善驅動電流的技術如應變矽晶技術。同時，閘極漏電流可同步降低高達80%，這是因為垂直方向的閘極漏電流已經受到了充份的抑制(圖三)。這個技術還可經過進一步的改良，可根據特殊應用來做磊晶層設計的最佳化。
利用了Sematech的ATDF設施，MST技術的效果已經於數百個晶圓上獲得證實。這個技術可直接導入現存的CMOS製造流程中，而無須引入新的材料。藉由操縱矽晶的電性而不需更動材料，特別是不需更動矽晶－二氧化矽通道的介電材料介面，這個技術是與半導體製造中的基礎製程完全相容的。未來的發展潛力更包括利用MST來進一步增進International Technology Roadmap for Semiconductors中所提出的「明日元件」。例如，在矽晶「鰭」上的包覆式磊晶可以用來改善FinFET的通道。
結論
其於能帶工程的量子力學技術可以補足現存矽晶最適化技巧的不足。雖然能帶結構看起來相當複雜，但其中的兩個重點是：原子的排列(距離、週期性)-也就是晶格，與個別原子的電子特性。對於CMOS架構或非CMOS架構的電晶體而言，還存在著其他形式的元件設計，這些設計可以利用上述的矽晶重工技術來增加其性能。增加能隙意味著可以增加崩潰電壓，而不需要轉而採用其他較為昂貴的材料如GaAs。更具吸引力的是可以利用能帶工程將矽晶轉變為直接能隙，如此一來在光電轉換上的應用就更為有效率了。
致謝
MST(MEARS Silicon Technology)是MEARS Technologies的註冊商標。
參考文獻
1. J. Carlton, “Slowing the Data Center Power Drain,” The Wall Street Journal, December 21, 2006.
作者
Robert J. Mears是MEARS Technologies的總裁兼技術長，地址：1100 Winter St., Waltham, MA 02451, United States；電話：617/219-0600；電子郵件信箱：robert.mears@mearstechnologies.com。
圖一：電子遷移率於(a)傳統矽晶(b)MST－重工後的矽晶。
圖二：由於矽晶磊晶時，非半導體層的插入導致的電子密度分層化。