應用銅釘貫通矽晶導孔的技術於三維的堆疊IC整合結構
Koen Snoeckx, Eric Beyne, Bart Swinnen, IMEC, Leuven, Belgium
晶片之間要藉由直接進行內部連結(interconnect)來製造出可靠的系統，那就需要適當的整合導孔(via)處理技術、以及薄化和堆疊技術。這些技術之間的任何差異，都會影響到堆疊的效能及成本，而且任何一種看似顯而易見的技術選擇，不見得就可以得到整體系統上的最佳整合效果。
驅使我們往三維的方向去探索的最原始動力是為了降低晶片的實體大小；第二個探索3D堆疊的理由則是效能，因為在晶片之間愈短的連接，愈可以達到更高的運作速度、較低的電耗、並降低對大的輸入／輸出驅動器的需求。第三個原因，也可能是基本上最重要的原因，就是需要異質整合的製程流程(比如類比、邏輯、記憶體和微機電)，堆疊起來成一個系統，以建構不同科技的異質整合機會。相較於在單一基石上整合各種不同的製程流程，異質整合可以提供許多優點，尤其是在節省成本方面。
3D整合可能會牽涉到堆疊已部分封裝好的系統、子系統、元件、晶片，甚或是晶圓本身間的相互堆疊。這些技術中有部分已經出現在市場上了，但有些則還沒出現。每一種技術對特定的應用上，依據堆疊系統所增加的效能程度，是否值得於系統所增加的3D製程複雜度以及花費，都有其不同而相對的優勢[1]。
我們已經發展出來的三維IC堆疊(3D-SIC)技術，在邏輯晶片的應用上，或是在邏輯晶片上堆疊記憶體晶片的應用上，都可以達到極高的矽貫通導線連結的密度(達到10,000/mm2)。在前段製程(FEOL)的晶圓製作後，使用「銅釘」的生產製程來整合貫通矽晶導孔(TSV)。圖一顯示一般銅釘的直徑是在1~5微米之間，且節距在10微米以下。
正如我們2006年在舊金山IEDM會議上所發表的研究一樣[2]，這個製程是在接觸層做完之後與後段(BEOL)金屬層製作之前，立即在塊矽晶圓上使用單鑲嵌技術，來形成盲銅導孔。如此一來，後段金屬層的佈線能力就不致受到影響。
在大幅度的薄化矽晶圓之後，TSV的開口就會自然在晶圓的背面顯露出來。從薄化的晶圓上切割下來的單顆晶片，接著被黏附到一個銅/絕緣的著落基材上並進行電性導通。電性連結則是透過直接銅－銅熱壓接合，或是結合銅－銅和介電黏接劑的混合式接合方法。和其他先進的3D封裝方法的主要差異，是在進行後段金屬化之前，先進行銅導孔製程以及銅-銅直接接合，以避免在接合的介面上形成介金屬。
製程細節詳述
當我們對3D-SIC製程做最佳化時，必須要從整體上來處理製程整合上的問題。既然導孔製程、晶圓薄化以及接合製程都是在前段的元件形成之後才進行，所以這些製程中所牽涉到的熱預算，就必須要兼顧到晶圓上已完成的元件才行。
我們已經展示了直徑5微米且深度為24微米的導孔。在對導孔的蝕刻製程做最佳化之後，可獲具有筆直且平滑側壁的高深寬比溝槽[3]。為了使導孔和矽本身能達到電性上的絕緣，需要在蝕刻的開口內壁使用氧化物襯裡層，氧化物的沈積是在420度的高溫下完成，這個溫度還在施於前段元件的溫度預算的容許範圍之內。做完絕緣之後，導孔就用類似於標準的銅單鑲嵌製程的方式來填充。我們展示的實驗還包含在導孔頂端加一層額外的銅／氧化物單鑲嵌結構，給連接鏈提供頂部的連接圖樣。在填充完導孔之後，就可以繼續接下去做正常的後段製程了。
製程到了這個時候，銅導孔從底部還是「盲狀」，它只有穿透矽晶圓的頂層而已。要使導孔露出底層與更下層的晶片做電性連結，我們需要藉助一個暫時的載體晶圓來順利使用下列三步驟的薄化製程[4,5]。帶有銅TSV的晶圓，在晶圓與晶圓接合的製程時，用一種可去除的黏接層來黏到一個尚未圖案化的矽晶圓載體上。
在薄化的第一個步驟，是將晶圓磨到只比通孔的深度稍微再大一點的目標厚度，然而這樣TSV仍然無法露出。接著第二個步驟是進行二部分的化學機械平坦化(CMP)製程，來移除額外的塊矽，使TSV露出，然後再從矽晶圓的表面移除銅的殘留物[6]。第三個步驟也就是薄化的最後一個步驟，矽要被選擇性的電漿蝕刻掉，使得TSV銅釘可以從被薄化的晶圓背面突出約1微米深度 (圖二)。
由於經過一連串的研磨、化學機械平坦化以及蝕刻後，當內部的銅曝露出來時，先前觀察不到的TSV底部氧化物襯裡層和阻障層也都會一起被移除掉了。此時已薄化的圖案化晶圓(厚度小於20微米)，而其連接的載體晶圓，則在之後的一般刀切割製程中晶片切割分離。
在進行TSV製程的同時，就可以準備含有堆疊TSV晶片的著落晶圓(landing wafer)了。在我們展示的實驗中，是使用單鑲嵌銅/氧化物製程來形成著落晶圓上的著落銅焊墊，銅焊墊位置和晶圓上的TSV以及TSV連接鏈的底部位置要相對應。
用標準的覆晶接合工具將已切割好的薄化晶片/載體堆疊接合到著落晶圓上，使用熱壓縮接合製程要儘可能保持簡單，也就是不使用軟性接合金屬來焊接，目的是使得著落晶圓上的銅導線和銅焊墊可以直接接觸。如此一來，在接觸的介面上就無需考慮會產生介金屬的問題。
然而，對於一個成功的銅－銅接合而言，在進行接合製程之前或過程中，確保不會產生表面氧化物是相當重要的。由於微量的銅氧化物就可能導致銅-銅接合處的機械性和電性能力退化，所以對TSV和著落晶圓做表面處理則是必要的。在對幾個所進行過的研究選項當中，做完接合之後對其做剪切強度的測試[7]，我們發現用浸入稀釋的檸檬酸溶液可以達到最佳的結果，也就是銅-銅接合的介面顯示其橫向剪切應力阻抗超過了20MPa。為了確保與完工的IC元件相容，熱壓縮製程是控制在300~350度的溫度範圍內進行。雖然較低的溫度並不會降低接合的機械性能，但會導致導線連接的電性能力不正常。
在製程的最後階段，在加熱製程或化學製程時，將載體晶片從接合後的薄化晶片分離開來。最後，在濕式或電漿清洗製程，把黏接劑殘留物從堆疊的薄晶片頂端清除乾淨。
掃描式電子顯微鏡(SEM)拍下的剖面檢驗圖，顯示出在堆疊中的二個晶片之間的間距在1微米之下。此外，在整個接合介面並沒有發現銅晶粒成長的現象(圖三)。
除了進行機械強度和掃描式電子顯微鏡的檢驗之外，也展示了對TSV的電性功能所做的檢測。圖四顯示一個10.6毫米 × 10.6毫米大小的測試晶片的局部圖，此晶片包含二個各由直徑5微米，最小間距為10微米的10000個TSV鏈結所組成的。這些測試結構顯示67%的鏈結都是完全可正常運作的，所有其他製造的鏈結也是正常連結。所有的狀況下，也都有進行量測觀查其歐姆接觸特性(圖五)。
3D-SIC的熱效能
雖然我們所展示的實驗中，所牽涉到的堆疊晶片間唯一的實體接觸，就只是透過其間的電性連結，但在實際的產品應用時，在堆疊的晶片之間還必須包含一層介電質黏接材料。介電質黏接層除了為提供薄化晶片上，內部連結數目較少的區域更好的機械穩定性之外，在熱性能上，介電質黏接層還可以連結堆疊晶片的各層，透過不同材料層之間發散熱量。
當高效能IC電路的功率密度達到甚或超越100W/cm2的傳統冷卻極限時，熱管理就變成了一個非常重要的課題。從國際半導體技術藍圖ITRS的規劃指出，高效能處理器的最高電力不斷的在提高，但另一方面，可允許的接合溫度卻是愈來愈低。堆疊晶片可以有效的增加每單位面積的功率發散效能，而低介電係數的金屬層間介電質(IMD)是屬於不良的熱傳導物，所以清楚了解堆疊系統中的熱消散議題，將是堆疊技術帶向市場非常重要的成功因素。
我們已經開發出一種半分析的模型，能夠用來估算任何給定幾何大小的3D-SIC的熱阻抗[8]。這個分析模型可以針對給定之堆疊的熱性能，進行快速的網路型模擬，因此可避免不斷的進行「嘗試錯誤」，以縮短堆疊的開發週期。初步的結果顯示，銅釘本身可以捕捉到熱量，並快速的將熱能發散，然而發散的區域卻非常侷限在比銅釘直徑大二倍到四倍的區域範圍之內。所以只有在高銅釘密度時，才能觀查出整體堆疊熱阻抗的降低。
在堆疊晶片結構中，矽的厚度以及TSV的直徑，也對散熱效果的影響並不大。界面間的介電黏接層，是一種典型的不良熱傳導物，會增加最大接面溫度，因而這個黏接層的厚度必需愈小愈好，以達到最佳的熱性能表現。然而，對於比5微米還薄的晶片間介電層來說，整個堆疊的熱阻抗，主要還是取決於晶片後段製程的銅/低k材料層。
堆疊技術成本
我們的結果已顯示出3D-SIC整合方式在技術上的可行性了。然而，和主流的研發工作相比，3D-SIC專注於晶片對晶圓(D2W)的堆疊技巧，而非晶圓對晶圓(W2W)的接合技術，因此它必定要達到最佳的成本效益。若以產能做為考量時，一般都會偏好使用W2W堆疊，然而若D2W堆疊能和已測好晶片(KGD)的技術相互結合，就能夠使堆疊系統的良率達到最佳化(圖六)。的確，3D堆疊系統的主要額外成本，就在於製做堆疊中所產生的任何良率損失。
對一個堆疊系統做全面的成本分析就可以看出，和因不良晶片(成堆晶片含功能正常和不正常)的成本相較之下，堆疊和接合製程本身的成本其實是很小的。因此，W2W接合方式只能適用在非常高良率的晶圓，或是非常小的晶片上。而對D2W堆疊而言，在過程中確認良好裸晶(KGD)是必要的。即使一個簡單的IDDQ晶片篩選測試，都可以提供「足夠良好的晶片」(good-enough-die，GED) 來大大的減少堆疊系統的成本。除了成本的考量之外，各種相異的晶片尺寸的堆疊，也自然會偏好使用D2W堆疊；由此可見，D2W也就適合於大多數的應用場合。
參考文獻
1. E. Beyne, “3D System Integration Technologies,” Symposium on VLSI Technology, Hsinchu, Taiwan, pp. 19, April 2006.
2. B. Swinnen et al., “3D Integration by Cu-Cu Thermo-compression Bonding of Extremely Thinned Bulk-Si Die Containing 10um Pitch Through-Si Vias,” International Electron Devices Meeting: IEDM. Technical Digest, IEEE, San Francisco, CA,