運用應變矽通道工程技術突破
平面型電晶體的極限
Bich-Yen Nguyen, Victor Vartanian, Aaron Thean, Da Zhang, Paul Grudowski, Freescale Semiconductor Inc., Austin, Texas
Carlos Mazure, Soitec, Bernin, France
因應可攜式/行動消費性電子裝置對於低功耗與低漏電的要求，促使業界致力改進電晶體的效能。然而，運用以往電晶體尺吋縮放的作法，已無法達到效能提昇的目標，因為漏電流將會超過待機狀態的功耗要求。本文介紹許多通道遷移率的強化技術，用以解決上述的問題。
根據半導體產業協會的資料顯示，可攜式裝置、數位電子以及無線通訊市場，在過去五年有極為可觀的成長，在2005年帶動全球半導體銷售額達到2,275億美元，2006年成長9.8%，達到美金2,496億美元。消費者追求更輕薄、更小巧、更持久的電池續航力，這些需求對於電晶體的運作產生更加嚴苛的功耗限制。半導體產業至今仍透過縮小電晶體尺吋的方式，維持晶片功能每兩年增加一倍的傳統。在閘極長度邁向45奈米以下，閘極氧化層達到1奈米的尺度之際，性能的縮放比例變得更具挑戰性，加上採用新材料與元件結構，業者必須克服傳統半導體材料在基本物理上的極限。
這些障礙持續縮小電晶體的尺吋，追溯至電子產品的臨界電壓以及閘極氧化層厚度，其縮減的速度無法配合電源電壓(Vdd) 調整的速度，而且在各種可攜式電子產品中，漏電量往往超過待機模式的上限。因此，電晶體尺吋快速縮減，降低了最高閘極過趨動因數Cox (Vdd-VT) [1]或電晶體趨動電流(Id)，這個數據是量測元件/電路效能的指標。此外，更高的通道摻雜濃度，以及更淺的源極-汲極接點，用來針對每種短閘極長度中控制短通道效應，結果造成載子(carrier)行動力減低；門檻電壓變化率、接點漏電以及電容則因此提高。
高遷移率的通道
傳統尺寸縮放的方法，是在功耗與效能之間取得平衡點。此外，使用電池的可攜式電子產品，其微電子晶片必須在低Vdd電壓下運作，且須具備低功率或漏電的特性。由於高介電係數與金屬閘極解決方案在65奈米技術節點環境中有延遲的現象，因此業者的焦點都放在高遷移率的通道技術上，展現持續提高的反轉層的遷移率，以及短通道元件的載子速度增加。高遷移率通道工程能夠提昇CMOS元件的趨動電流，不必大幅增加電晶體閘極長度或閘極氧化層的厚度，達到在較低的運作電壓下因應效能的需求，同時大幅降低運作與靜態模式的功率消耗。
高遷移率通道可透過以下方法來達成(1) 製程導致的應力(例如晶格不匹配的單軸應變)；(2) 雙軸應變的虛擬基材；(3) 表面與通道方向的變更；或(4) 高遷移率以及飽和速度之通道材料的選擇，例如像鍺、矽化鍺合金或III/V族金屬的複合半導體。
藉由改進趨動電流的效能，應變矽元件在切換速度上能達到邁進一或兩個世代的效能，且僅須對元件進行極小幅度的變更，藉以及早搶攻市場。對於為降低閘極漏電而使用高介電係數閘極材料，進而導致遷移率下降的缺失而言，這樣的技術能減緩遷移率下降的幅度。
要提昇載子遷移率，可採用許多種技術，包括使用單軸應變矽，利用拉張應力或壓縮應力[2]；在無應力(relaxed) SiG單軸應力矽鍺的虛擬基材[3]；或是絕緣層上的雙軸應變矽(SSOI)。重複使用現有材料、工具以及元件平台等方面的創新研發，讓業界在創紀錄的時間內，發展出各種單軸應力來提昇p-type與n-type通道元件的性能。
傳統pMOS元件中，S/D區域裡的單軸嵌入型SiGe應力，由英特爾公司[2]在2003年時開始應用在主流的90奈米製程環境，未來將作為一種p-type遷移率提昇手段，多家整合式元件製造商[4, 5]在高效能65奈米或絕緣層上覆矽電路中採用這項技術。
單軸應變
高效能CMOS性能強化有一種新的方法，就是採用單軸應變技術來提高載子的遷移率，對元件施以一個相當程度的應力(拉張應力或壓縮力)，並在特定的方向對應到通道。應力的散佈通常侷限在施力的區域，僅會影響電晶體的一種形態(“P”或“n”)。作法是在選定的區域中使用應力，或在區域內改變原本空白應力膜的薄膜特性。
在各種應變的條件下，半導體能帶會相互靠近，能帶的形狀也會改變。當藉由降低能帶間/能帶內的分佈，或是減少有效質量，達到一定的狀態時，載子的遷移率就能因此提昇。應變對載子遷移率的影響，可直接由壓電阻的模型中分析出數據，針對受到外部機械應力的元件，量測遷移率的各項特性。載子遷移率的量測已有相當程度的進展，像是元件種類與通道的方向等許多因素，都是影響程度裡的參數。
表一顯示在傳統p/Nmosfet電晶體中<110>/<100>角度的通道，每當施以100MPa的拉張力/(壓縮力)應力時，壓電阻以及載子遷移率提昇的比率。資料顯示正確的單軸壓力源設計的說明。例如，對於一個<110>通道方向的pMOS而言，當增加縱向壓力並降低橫向的應力時，就可達到最高的遷移率。但對於排列方向相同的nMOS而言，拉張力有助於提高遷移率。CMOS的最佳應力組態如圖一a所示。
運用應力來提昇CMOS的效能，卻也會增加製程的複雜度與成本。利用現有製程與工具的最簡單方式，將是最理想的解決方案。雙重壓縮力與張力施予在蝕刻停止層(dESL)或層間介電層(ILD)作為壓力源，也是一種可行的解決方案。由於簡單的特性，加上在90奈米以下技術環境[3-6]能重複使用現有的製程工具，進一步提昇CMOS效能，特別是搭配雙重整合方案[7-9] 。
結合pMOS元件在<110>通道方向的壓力敏感度，以及最佳化的橫向與側向邊界配置，加上poly pitch效應的連接[9, 10]，能提昇dESL的效能。圖一b高解析度穿透式顯微鏡圖，顯示dESL整合在一個70奈米側面邊界空間的pMOS元件。這個特別的穿透式電子顯微鏡圖是結合先形成的壓力薄膜，以及後面的張力薄膜。
如圖一b所示，<110> pMOS元件能透過側面方向(與電流方向平行)的壓縮應力而明顯提昇，pMOS也適合在反轉方向(與電流方向垂直)施以拉張應力。在dESL整合方面，也可藉由反轉層方向的pFET附近，在壓縮力與拉張力薄膜之間置入邊界來達成。此外，所有幾何效應皆需精準地評估，方能達到最高的產品效能提高幅度。圖一c顯示nMOS與pMOS元件的1.2V Ioff- IDsat曲線，其dESL整合作業的高應力薄膜狀態，分別為+400MPa拉張力以及-650MPa壓縮力側向通道應力。pMOS的IDsat改進幅度超過40%，而nMOS在施予dESL應力後，IDsat增進的幅度不到10%。
在嵌入前元件S/D區域中加入一個磊晶應力層，可形成另一個單軸壓力源。磊晶材料有一個和基板不同的晶格常數。當生長薄膜的原子和基板對正方向時，就沒有(或微小到可忽略)錯位的狀況發生，基板晶格的錯位以及重新配置材料，會對通道形成應力，進而產生遷移率提昇的效果。磊晶SiGe或SiC是常見的壓力源材料。
由於鍺的晶格常數(5.66蚊)比矽的常數(5.43蚊)高出4%，因此在矽上方沉積的SiGe會被施予壓縮應變。S/D嵌入型SiGe(eSiGe)因此會有理想的側向通道壓縮，而S/D嵌入型SiC則導致通道拉張力(因為鑽石的晶格常數為(3.56蚊)，進而增進電洞(hole)與電子的遷移率，同時驅動CMOS電晶體的電流。近年來業界針對晶圓與SOI技術發表許多有關pMOS S/D eSiGe壓力源的報告。Ghani 等人的報告指出，採用90奈米節點製程的eSiGe晶圓電路是在2003年底問市[2]。為配合eSiGe 的效能提昇以及SOI基材的效益，Zhang等人發表採用65奈米SOI材料產生eSiGe張力的報告。圖二a與二b顯示65奈米應變pMOS元件架構以及HR-TEM穿透式電子顯微鏡的影像，顯示由S/D SiGe區域中傅立葉轉換衍射的影像，在IDsat [11]方面至少提高20%。相較於藉由提高鍺濃度來降低S/D eSiGe偏移的作法，IDsat的提高幅度可達45%。
圖三a顯示結合eSiGe 壓力源與壓縮dESL壓力源產生接近線性的提昇效果。相較於矽的參考標準，含有雙ESL的eSiGe，其pMOS趨動電流高出50%。單軸應力的缺點是對於像是元件寬度(如圖三b)以及多重間距或閘極間隔(圖三c)等尺吋參數有相當高的依賴性，這些因素和密度有直接關聯，因為單軸ESL應力的效能會隨著尺吋縮放而降低。研究結果顯示整合eSiGe是相當重要的設計，因為如此才能在窄小的元件寬度下維持理想的IDsat 改進效果，dESL隨著元件寬度以及閘極空間的縮減，讓效能得以提高。
eSiGe應力的其他重要利益包括讓高垂直區維持電洞遷移率，並降低元件的通道電阻(Rch)以及延伸電阻 (Rex)，對短通道電晶體趨動電流有極為顯著的影響。eSiGe的Rex能夠改良，是因為能運用摻雜技術提高S/D區域的活性硼濃度，而壓縮ILD壓力元降低Rch，進而改進了電洞的遷移率。
運用一個相似的eSiGe製程，整合一個類似的機制來提高n-type電晶體的性能，SiC可在S/D的邊緣區上長成磊晶，進而影響n-type電晶體通道的拉張應力。這種方法最近獲得許多關注，因為它類似目前量產製造中的eSiGe模組，能讓n-type電晶體的效能大幅提升30%，因為電子遷移率提高所致[12]。然而，特定的SiC製程與先進的化學製劑仍須進一步改良，方能達到理想品質的磊晶薄膜，具備高取代能力的C內容，可作為有效的拉張應力。
至今沒有一種簡單、單一化、長久發展的方法，不必經過進一步的改良就能在兩個以上技術節點同時提昇n型與p型電晶體效能。單軸應力對遷移率的影響，歸因於鄰近與數量，或是晶格空間差異的效應，其中來自原始壓力的40至60%之壓力源可傳送至通道，對遷移率的增益有成比例的影響。例如，一個3GPa壓力蝕刻終止層(cESL)薄膜，能在通道上產生~700MPa的壓縮應力，讓p型電晶體的效能提高40%。
雙軸應變
到目前為止，只有雙軸拉張或壓縮虛擬基板，能提供許多GPa內含的應力，直接傳送到通道，增進通道的遷移率。當一個細薄的矽層在一個鬆弛SiGe合金緩衝器上成長時，其晶格空間就會高於矽，矽層可藉由側邊上的擴充以及垂直方向的縮小，來配合SiGe的樣板。如此會產生雙軸應力，由於改變頻帶結構以及電子屬性皆勝過未應變的矽層，有助於提昇矽層傳輸屬性。由於頻帶包裝以及少量實際傳輸質量下的優先熱密度電子狀態，導致應力降低了波谷間與頻帶間光子散射以及實際的電洞質量。運用雙軸拉張力變