預防現場可程式化邏輯閘陣列(FPGA)封裝中的問題
John Rankin, AMI Semiconductor
當許多公司的現場可程式化邏輯閘陣列(FPGA)到達封裝的階段，通常在電性干擾問題上會經歷到極度的困擾。大多數無晶圓廠(fabless)的公司皆承受不起要求檢修並且修復那些問題的時間，因為他們已經接近，或者超過晶片設計上的預算。避免FPGA封裝問題最容易的方法是與客製化ASIC相互匹配，或者轉換FPGA成另一種ASIC 的轉換產品。一旦將他們裝配在PCB上，這些問題將伴隨著FPGA封裝上的失敗，包括費時的PCB重工，延遲產品的推出時間，更有些時候，公司正面臨被強制關閉的情形，這些因素產生了許多對PCB設計者的問題。
以技術性而言，主要問題是因為同步切換輸出雜訊(SSN)而產生的功能性失敗。如果這件事發生，設計者只能依靠使用單一個不同部分來做重新設計，例如ASIC。在缺乏文件、模型的情況，及從FPGA廠商來的協助，SI是另外的問題。當界面變得愈快愈寬時，SSN的增長也面臨到嚴苛的考驗，影響系統表現並且透過增加系統的不規律現象而會減少時脈的允許範圍。最差的例子，如果SSN穿過邏輯臨界點，系統便會完全失靈。另一種SSN的嚴重情況是可以摧毀記憶體的狀態。
被視為「接地彈跳雜訊」的SSN問題是由兩個不同的因素所引起︰一為封裝交叉雜訊，另一則為高封裝電感所引起電力平台的雜訊。防止封裝交叉雜訊，一個好的內部元件外接腳位，包括封裝內的接地/電源和訊號針腳的適當分佈，是非常關鍵的。其他封裝交叉雜訊的考量點，包括降低其他表現元件性能腳位的雜訊，例如參考電壓和時間脈衝等。在封裝內使用適當的間隔，使這些針腳隔離雜訊是很重要的
使雜訊減到最小而維持一個潔淨的電源到FPGA上，保持可接受的SI是非常關鍵的。在電源線路上的雜訊會在輸出端轉換成不規律現象，會再次減少可用時間脈衝的允許範圍。因為雜訊取決於封裝中的電感和同步轉換輸出/輸入端的數量，最佳的信號需要一個好的低電感封裝。在封裝元件中電源通道的進與出，不需要的電感會帶來SSN問題。來自SSN的失效有時間性，因此在封裝中追溯引起雜訊的原因經常是困難的。因為他們的結構設計，FPGAs會消耗掉大量的電力。這更高的功率損耗，引起IR位降和大的轉換雜訊電流。但IR的位降使得雜訊問題更加嚴重，原因是更接近臨界電壓與把開關閘的速度變慢，而影響時間脈衝所能允許範圍。
FPGA供應廠商的焦點在於使用最低的成本，把最多功能性擠進單個封包之中。封裝廠FPGA的元件被設計來儘可能滿足最廣泛的應用數量需求，並且折衷辦法儘可能地降低的價格。因此，封裝問題-SSN，封裝雜訊和訊號完整性問題─與ASIC為了單一應用客制化設計相比較，經常發生在使用FPGA時。所以，很多FPGA為了克服這些雜訊問題而被要求轉換。
在很多實例中，FPGA供應者使用第三者，來提供IC與PCB設計者在封裝設計與供應的服務。當FPGA供應者知道問題時，他們指出那整體的系統，包括PCB和FPGA，需要在SI上最佳化，雖然他們沒有控制客戶設計的PCBs。ASIC供應者、密切配合客戶系統與PCB設計者來確保信號完整性的最佳狀態。
例如，一家公司*同時使用2-D與3-D的模組來設計封裝方式，並且用測試電路來檢驗電感跟SI。他們給用戶提供輸入/輸出端緩衝器資訊標準條件(IBIS)模組，並且一經需求，將提供3-D模型。另一家公司**提供IBIS模組，並將他們的散射參數(S-parameter)與積體電路模擬程式模組(SPICE)給予授權。當封裝模組發揮功用時，他們會合併在封裝中對其他信號的偶合。另外，現在沒有標準封裝模型的形式，並且3-D模型是複雜的。
有一些能讓FPGA設計者能運用使得SSN減到最小的一些設計慣例，像是不把輸出端的驅動腳位，以串接方式放置於佈置圖中，在元件之中減低邊緣的開啟速度，對於在那些可以被寫入轉換率驅動的腳位，並且慢慢的調節元件的時間差在匯流排同步的轉換。它可能需要一些，或者全部的選擇，來得使系統可以正常工作，並且在全部FPGAs上很多是不能得到的。
ASIC封裝，另一方面，附上特別注意於相對應的走線，可能用透過底材，低雜訊的接地平面和特別的路徑，對於某些特定的設計需求，來達到客製化的設計。即使是在被設計來與FPGA作腳位到腳位相容的構裝之內，對雜訊問題還是必須相當的注意。
對SSN封裝問題，是封裝設計如何去影響另一種設計的SI。在過去，SI通常是針對多數Giga位元串聯界面設計來說，是必須加以考量的事。在今天，它是一個工程師建造高速並行界面，不再能忽略的設計考量。
當速度增加時，位元時間脈衝縮小，降低可用的時間允許範圍。高速界面能操作在比500 Mbps/每條線還快的速度，伴隨著那些數百皮秒(ps)內的上升時間，在傳輸線的任何雜訊，將會消耗掉可被使用的時間允許範圍。
由於建構式ASICs，SI已經被標明出在建構式ASIC的設計，並且這是當一個設計者使用廠商的設計方法時，已經成為販售ASIC廠商的責任。從時間脈衝、輸入/輸出、和電源線是組成這層固定被架構的ASIC的一部分，時間脈衝歪斜失真特性預先的描述，SI問題，例如IR位降，可能被物理組合期間來解釋。供應商必須完全針對時間脈衝歪斜失真，DFT和訊號完整性問題負責。
不論是FPGAs的設計、建構式的ASICs、還是細胞式的ASICs，模擬SI的問題已經是全面性設計的一部分流程。實施SI的流程目的是確保高速I/O設計，在實際應用上達到他們的標準。理想狀態，在矽晶圓被建造之前，模擬就已經完成，這樣可以允許數倍快速與在容易設計反覆流程的問題被發現，更好的是一個好的流程，來代替在矽晶圓上做除錯的動作，並且花更少的經費與時間的消耗。因此，準確的模擬在設計過程是更顯重要。
準確的模擬需要準確的模組。一個SI模擬試驗區(圖一)包括了晶片等級的高速I/O、構裝模型於驅動與接受端、PCB路線或內連接等系統級連接性的模組。
關於高速I/O的SI分析需要每個封裝路徑非常準確的模型化，從晶片銲墊到連接線路，和從底材到焊接球(假設是一個BGA包裝)。典型的方法是提供一個匯整，以電阻、電感和所要注意的封裝線路電容為特點的模型。只要尺寸電路元件比操作頻率的波長小，被匯整的模組是足夠的─通常是少於200MHz。
但是，當頻率顯著增至高至幾百MHz時，封裝匯整的模型會失去準確度。有S參數的模組化封裝影響比頻率超過幾百MHz的被匯整的模組封裝方法來的準確。S參數模組化方法被發現來與實驗室測量的結果作相關的驗證。信號完整性流程產生S參數，在高速運用產品，目前已使用S參數陣列併入模擬運算。
結論
那些日子，忽視設計和封裝的佈置圖，和它對元件表現與功能性的影響已經結束了。當元件頻率接近數百mega-Hertz的範圍，FPGA和ASIC設計者必須準確包含他們的SI模組於設計中。
當FPGA封裝可能是最優惠價格時，他們總不是高速應用的最好的解決辦法。細胞式和建構式的ASICs，提供為特殊的設計建立客製化低雜訊封裝的性能。轉換FPGA設計的一個解決辦法以及增加它的性能，在於針腳至針腳間的相容，低雜訊的構裝。
S參數從全波形中算出，3-D模擬提供在系統應用上正確ASIC運作的準確性，也能作為ASIC設計流程的一部分，來確保當矽晶片被放進到PCB時，沒有SSN或者SI的任何意外。SST-AP/Taiwan
* Altera
** Xilinx
*** XPress Array II
作者
John Rankin，高級產品銷售工程師,可以在AMI半導體聯絡到他；聯絡地址：AMI Semiconductor 2300 Buckskin Rd. Pocatello, ID 83201；聯絡電話：208-233-4690電子郵件信箱：john_rankin@amis.com。
圖：一個SI模擬試驗區包括高速I/O的晶片級模型、封裝模型於驅動與接受端、及系統級的連接模型。