電子元件會議
轉向3D立體結構與低功耗
2006年12月10至13日於舊金山舉行的2006年國際電子元件會議(International Electron Devices Meeting，IEDM)，可被視為往有堆疊元件3D立體積體電路趨勢的開端。而且，去年IEDM主要倡議的，是很多具有金屬閘極與高介電值(high-k)閘極介電層的高效能互補金氧半導體(CMOS)元件，而今年則是更加聚焦在如何將未來的45奈米與32奈米元件最佳化，特別是達到較低功耗(lower power)與製程的簡化。而主要的重點包括應變矽(strained silicon)的研究，以提高在較低電壓下的速率，以降低操作功耗、導入新穎的金屬閘極與high-k介電層材料，以限制洩漏功耗的損失，並改善互連線上的低介電值(low-k)介電層，以在較低功耗下能使速度突飛猛進。
同樣地，該會議也在各領域中廣泛的將創新元件概念分類，例如基因晶片、奈米線元件、相變化與聚合物電阻性記憶體、有時會利用去氧核醣核酸(DNA)或蛋白質的自我組構(self-assembly)設計，以及能夠感應如感測器或手機等電子元件的電源板(power sheet)，並且能夠選擇性地以13.56MHz的頻率將無線能量(wireless power)輸送到這些電子元件上(東京大學T. Sekitani及其團隊所提出)。
3D立體的未來已由三星(Samsung)電子事業處的總裁與最高執行長(CEO)黃昌圭(Chang-Gyu Hwang)，在一個全體的演講中規劃出來。雖然多晶片封裝(multichip packages ，MCPs)提供了往3D前進的開端，而且也將持續展開，但是這個方法也面臨了成本、修復與備餘，以及效能上的問題。黃昌圭在他的演講中也宣佈了：面對晶片上堆疊元件的挑戰，以提供真正3D立體電路，將會是三星融合計劃(Fusion program)的目標之一。
融合計劃的第一個元件，是在IEDM中展示中所詳細介紹的超高密度(ultradense)NAND快閃(flash)記憶體，其在二層內連線層中堆疊了32位元的記憶體細胞(cells)。根據三星的報告人鄭舜文(Soon- Moon Jung)的說明，其初始的細胞是在塊晶(bulk)的矽晶圓上所建構的，而之後的其它細胞，則是架構在後段製程(back-end-of-line，BEOL)介電層上的很薄之類絕緣層上矽(SOI-like)的單晶矽膜之內，並利用共源極(common source)訊號來穿過這二層內連線層(圖一)。這個共源極訊號，解決了一個一次僅能讓一個細胞被抹除的浮式薄基體(floating thin-body)絕緣上矽(silicon on insulator，SOI)架構的潛在問題。該細胞串(cell string)的共源極訊號線是以電的方式連接到細胞串的基體(body)上，因此可讓二個細胞串以同樣的方式抹除，也就是一次32位元。鄭舜文在他的總結中指出，他的小組目前找不出任何此堆疊技術不能延伸到八層的理由，因此使得兆位元(terabit)的NAND快閃晶片能夠利用氟化氬(ArF)微影技術(lithography)來加以實現。
在全體的演講中，黃昌圭解釋了3D堆疊可能也是會有利於邏輯線路。他舉出將雙微處理器加以堆疊，因此只需要一半晶片面積的可能性。他所建議的堆疊邏輯元件也可以縮短內連線長度，並降低寄生效應。將記憶體與邏輯元件階層式地堆疊起來，可能也是可以實現的，接著是堆疊射頻(RF)模組、CMOS影像感測器或是在邏輯與記憶體層之上的生化感測器(bio-sensors)。
黃昌圭相信，當新材料、元件，甚至是概念出現時，將能擴展半導體的能力，進而增加業界的動量。他認為這將會引導出資訊科技、奈米科技與生物科技的融合，以運用在大量的新型應用上。
同時亦有其它人提出了新穎的解決方案，以解決當閘極長度微縮且閘極介電層變薄時的漏電問題。一個由新加坡微電子研究中心的N. Singh等人所提出的構想，是要在閘極的週邊圍上3奈米的奈米線。此研究中心的其它研究人員(L. Bera等人)則提議，將奈米線堆疊矽鍺(SiGe)奈米線陣列，與閘極全能(gate-allaround，GAA)p型場效電晶體(p-FET)的多重電晶體三明治結構中。另一個由法國CEA-LETI的T. Ernst等人所提出的方法，則必須將奈米束(nanobeams)與10奈米通道(channel)，以及降至80奈米的閘極堆疊起來，利用閘極全能鰭狀場效電晶體(finFET)的氧化鉿/氮化鈦(HfO2/TiN)閘極堆疊，可改善電流增益達6倍。
第一個利用超高數值孔徑(NA)(1.07)的浸潤式曝光技術所製造的45奈米CMOS元件，是由東芝(Toshiba)公司的H. Nii等人所發表的。它包含了一系列應變(stress)增強的技術，包括內嵌式矽鍺、應變記憶技術(stress memorization technique，SMT)與雙應變堆積膜(dual-stress liner，DSL)。元件在內連線中利用有孔性低介電值介電層，並結合細胞大小為0.25奈米平方的靜態隨機存取記憶體(SRAM)。這些超細密的內嵌式記憶體的接觸窗(contact holes)，對乾式微影技術來說是很大的挑戰，但1.07數值孔徑的浸潤式技術，卻可以確保其能夠利用簡單的曝光即可加以實現。
因為SRAM通常會用在微處理器上做為嵌入式的快取記憶體(cache)，G. Wang與IBM的一個團隊，發表了一個用在65奈米微處理器上的嵌入式絕緣上矽的2-Mbit動態隨機存取記憶體(DRAM)，其具有0.127微米平方大小的記憶體細胞，以及達到SRAM一半速度的嵌入式DRAM最快速度的1.5奈秒存取時間。
在眾多記憶體當中，最先進的是聚合物電阻性記憶體，而在B-O Cho與三星團隊的報導中指出，此記憶體具有對熱的強韌性而且容易製造。
目前已有多種具備自我組構的方法被提出，其中一些是利用DNA或蛋白質。在J. Bourgoin與位於Saclay的CEA團隊所提出的方法中，是利用DNA樣版(templates)將奈米碳管精確地定位到事先定義好的電路圖形上。而松下(Matsushita)公司的I. Yamashita所提出的技術，則是利用鳥籠狀的去鐵蛋白質(Cageshaped apoferritin)分子，將金屬或其它無機材料輸送到奈米點(nanodots)或其它位於矽基板之上的結構之內。
根據加州大學柏克萊分校Vivek Subrananian的說法，生物檢驗(biological diagnostics)目前已能夠利用在生物晶片(biochips)的DNA微陣列上，加上表面鍵結的螢光標籤(tags)，並利用價格達2萬元美金的讀取機來讀取。而另一個由S-J Han和史丹福大學團隊所提出的可行方法，則是將生物分子利用磁性粒子加以標誌，因此這些標誌就能夠被巨大的磁電阻式(magnetoresistive)感測器所讀取，就如同硬碟機的讀取頭一樣，因此有希望能夠達到較低成本的生物檢驗。
對晶片技術的渴望到座無虛席
2006年的IEDM創記錄地吸引了來自全球各地2030位出席會議的來賓，甚至在一些議程中還有不少站著的出席人員，他們在三天的議程中，於舊金山的希爾頓飯店目睹了226篇的技術報告。會議的組織幹部指出，擁擠的人群喝掉了354加侖的咖啡，並吃掉了4200支雞翅。
而在大會開始前的二個針對32奈米CMOS技術，與用於45奈米以下記憶體技術所開的短期課程，則吸引了超乎預期的787位報名者。其中的CMOS課程是由任職IBM的Ken Rim所主持，課程中探討了往32奈米半節距(half-pitch)元件前進時所面對的主要問題，包括微縮問題、元件架構與效能要素、先進的閘極堆疊、曝光技術的經濟面與技術面，以及互連線(後段製程)技術。而記憶體課程則是由旺宏電子(Macronix)的Rich 劉博士所主持，內容含蓋了SRAM與嵌入式記憶體、DRAMs、NOR與NAND型的快閃記憶體，以及新出現的新型記憶體技術。
Mears Technologies公司發表了利用能帶工程製程的閘極漏電流技術
當製造環境不具備高介電值/金屬閘極解決方案以對付閘極漏電時，則閘極漏電是45奈米以下的半導體製造中，會隱約呈現的關鍵問題。然而，Mears Technologies公司最近發表了他們認為可行的解決方案－利用能帶工程(band engineering)將矽的物理特性加以改變。
根據該公司的創辦人、總裁及最高技術長Robert Mears，向半導體科技雜誌介紹其稱為MST 平台的解決方案時指出，該公司的技術是不必使用外部假設來進行量子力學的模擬。「我們知道在32奈米技術節點時，元件通道將會遭遇到的電場性質。」該技術是一種能夠加入到標準CMOS流程中的磊晶(epitaxial)矽堆疊，Mears指出其並不需要任何新材料，而且是使用標準的業界設備。該技術除了可提供降低塊矽CMOS閘極漏電流的優點之外，該公司指出它亦能對製程所導入的應變與絕緣上矽的應用提供同樣的益處。
該公司的工程副總經理Scott Kreps解釋說，他們開發了一些專利的製程配方(recipes)，以沈積非常薄(約100蚊)的磊晶矽膜層。此種磊晶堆疊是一種通道(channel)的取代膜層，因此可讓矽膜層表現的更像薄板層(laminate)，特別是關於它的電子特性方面。他指出：「雖然它仍然是單結晶矽，但因為它分層的特性，所以具有很多讓電子[與電洞]可以更容易在元件的平面間移動的路徑，但在垂直方向則不太容易。」(圖二)
據該公司的報導指出，他們已可達到將NMOS電晶體的閘極漏電流降低70%，以及PMOS電晶體的漏電流降低達90%，而仍能維持同樣的驅動電流。Kreps指出，他們公司已經證明其技術能運用在130奈米節點上，並展示了在90奈米上的應用，同時已經建立了「好幾打的完全整合式元件的產品」，而且「生產了超過1000片的磊晶沈積薄膜晶圓。」他補充說，雖然最早的二個客戶應用，可能在閘極漏電流形成失效問題的45奈米高效能節點，但是該公司看不出來有任何阻礙，會造成此技術無法微縮到22奈米節點以下。他特別強調，Mears公司的解決方案也可以與65奈米向下相容。
很多整合元件製造廠(IDMs)與代工廠都已經選擇了他們的設備，並且接近完成他們的45奈米製程開發，然而Kreps堅持說，若以人們對高效能節點的需求來看，仍然會有相當多的量。他指出：「低功耗節點一般會先出現，而且很多公司會運行的相當好」，但補充說很多公司在與Mears談過之後，已經指出「在45奈米高效能節點上，仍然有一些尚未解決的問題。」
ASML照亮一條通往40奈米的乾式之路
國際半導體技術藍圖(International Technology Roadmap for Semiconductors，ITRS)對於關鍵的層級，策劃了經由使用濕式浸潤微影技術(water immersion lithography)的一條往45奈米半節距的途徑，但是ASML則給了其客戶所需求的另外一條可行途徑，他們是一家使用熟悉的乾式深紫外光(DUV)曝光技術的公司，而且已考慮將二次圖樣曝光技術(double