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晶片-封裝的共同最佳化

   日期:2007/2/12   來源:半導體科技    

Joel Mcgrath, Rio Design Automation, Inc.

封裝工程師長期以來的願望就是提昇晶片製程技術以達成複雜電路設計或較大晶片。當矽製程提昇強化晶片功能,並獲致較高的I/O數目、較快的運算速度以及較低的操作電壓。
封裝認知I/O計劃是一種有效的設計策略,因為一個晶片-封裝的共同最佳化具有合成、置放和路徑化I/O的功能,能夠實現第一次試產就成功的希望。I/O合成產生一個有成本效益,且滿足物理和電性的限制的最佳封裝計劃。
晶片級的I/O計劃一般而言都是在封裝隔離或系統剩餘的部份內完成,這樣可能導致過度複雜,甚至產生無法規劃路徑,而須要重複多次來解決的封裝設計;另外一個替代方法就是使用封裝認知晶片設計,此法可使設計者能夠在I/O計劃的初期階段,便將封裝的路徑能力,電源供應和I/O行為考慮進去。

定義封裝認知I/O 計劃
理想上,封裝認知晶片設計開始於計畫初期的原型階段和前置階段,如此便可以彼此妥協而不會影響晶片的功能,而建立一個眾所皆知的好I/O計劃,這個計劃包括在封裝內可路徑化,並且符合成本目標。從這個觀點來看,晶片和封裝設計二者可以朝向收斂方式進行,形成一個統合體而不是完全分離的設計。總而言之,這就是為何我們可以視設計完成時的兩個單元為一個已封裝元件的主因。
這個方法可用於跨領域的設計應用上,尤其是用來做為小的類比和混訊之互補設計,在這個應用中又以準則基礎的I/O序列較關鍵,而銲墊限制型設計就比較平常。除此之外,這個方法對於系統型封裝(SiP)而言也是有用的,在此晶片與晶片間的I/O計劃必須整合起來,以同時符合多重晶片與基座,它也能被用於高I/O數量的覆晶元件設計。(圖一)
I/O計劃是全系統設計流程中的一部份,其提供一種方法給矽晶設計團隊來處理與封裝有關的問題。晶片設計者不一定是封裝技術的專家,但是,封裝的基本原理應該包含在他們的設計工具中,他們也應該瞭解一些封裝被他們忽略很久的基本概念。
封裝認知I/O計劃可以協助晶片設計者最佳化I/O位置,來減少晶片尺寸或充分利用晶片的面積。它可以幫助我們鑑定符合功能目標之最經濟省錢的封裝技術,同時,晶片設計者可以藉此獲得負載狀況的正確估算,並用以決定驅動強度的要求;如此可以管理設計環境中的晶片/封裝連結性,而不是只寫在一張外部的試算表。再者,設計團隊可以在這一連串過程中,得到封裝該晶片所需的成本實際的估算值。
晶片設計者經常對系統單晶片(SoC)封裝的複雜性感到十分驚訝,一個典型2000個銲墊的覆晶系統單晶片,包含6到12層複雜圖形的內連線和導孔,這種設計並不像晶片的設計準則般的固定,封裝的設計準則是富彈性並允許封裝設計者降低內連線間距,來達成增加更多路徑於擁擠區域的目的,雖然較小節距會造成製造良率的下降。
一份預先準備的I/O和封裝計劃可以使晶片設計者,開始分析從晶片的I/O區到PCB的整個內連線狀況(圖二)。時域和訊號整合數據都可以作為定義晶片和封裝設計的限制基礎資料。晶片設計者可以視系統特性的真實狀況來設計並且避免過度限制晶片的設計,使用現實條件來幫助可路徑化設計成為可行,而且降低成本和設計時程。I/O計劃藉著把I/O和凸塊位置最佳化,並結合最有效成本的封裝方式,讓發展最小化晶片尺寸變成可能。
雖然合成、置放和路徑化等項都是I/O計劃工具的主要功能,這種方法也要求使用者界面來蒐集和管理凸塊/球柵陣列圖形的I/O數據,I/O計劃的界面可當成一個動態的儲藏庫,來顯示I/O計劃的正確狀態。
I/O計劃起始於合成和放置等項,並藉著產生一組由設計來矯正的I/O環,這個I/O環滿足一組限制條件,包括訊號/電源/接地(SPG)、封裝設計準則、主要工作計劃和主機板級的I/O等要求。為了符合SPG要求,合成必須同時考量訊號和電源整合因素,其中包括I/O驅動器的電源和接地需求 (圖三) 。這種工具必須計算基於驅動模式下的一個特殊電壓面向的電流要求,然後計算符合這些項目的銲球數目,對於多電壓區域的設計而言,合成必須涵蓋到每一個項目的需求。
這些主要的功能都是由時域、電源和訊號整合等分析項目所支援的,這些功能必須配合工業標準的數據檔案(例如DEF和LEF)和工具界面,為了啟動整個晶片和封裝的同步代表性,I/O計劃的環境需要一個統一的數據模式,這個模式存在一個共同的資料庫裡,除了提供晶片原始I/O計劃最佳化的基礎,這個模式還協助解決整個設計流程中與I/O有關的問題,在流程的任何時間點,晶片設計者可以隨時看到晶片工作計劃的任何I/O改變的結果。
封裝認知晶片設計面臨了許多挑戰,這些挑戰跨越很多不同的範疇,它起始於一個可以支援晶片和封裝兩者的統一數據模式,並視為單一使用者界面的有效元件(圖四)。統一數據模式提供開發協調晶片和封裝兩者間擁有立即回饋的能力,包括一套完全瞭解晶片的電性和物性和封裝的限制項。我們所知的解決方案,也需要在現存的設計流程裡運作,並支援工業標準格式,例如晶片方面的LEF/DEF和封裝方面的APD格式。因為訊號和電源整合,對任何已封裝晶片的成功來說是很關鍵的,這個工具也應該能夠評估電性的表現,並視為原始流程的一部份,因為工具本身是在一個計劃環境內操作,在此所有的數據可能不完成而且設計也沒完成,所以萃取和分析工具需要有一點彈性存在,它們也要夠聰明來考量這些限制,並且還是要提供足夠正確且可使用的結論。最終,封裝的路徑和電壓域面向切割需要完成設計準則確認(DRC),並且遵守封裝準則。這對建立有效的晶片,對封裝網狀任務和正確電源平面凸塊/銲球指令而言,是很關鍵的。
今日設計的晶片必須在考量封裝的條件下來製造,畢竟公司銷售的產品是已經封裝完的元件而並不是裸晶。在缺乏一套封裝認知晶片設計能力下設計者,就無法掌握系統的其他部份。SST-AP/Taiwan

作者
Joel Mcgarth,技術市場經理,地址:Rio Design Automation Inc, 2901 Tasman Dr. Suit 112, Santa Clara, CA, 95054-1137;電話:408/844-8038;電子郵件信箱:jmcgrath@rio-da.com。

圖一:SiP內連線。

圖二:I/O驅動器到PCB內連線。
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