系統級封裝和三維導線
引洞穿過晶圓的元件之整合架構
Thorsten Matthias, Stefan Pargfrieder, Markus Wimplinger, Paul Lindner, EV Group
系統級封裝(systems-in-a-package，SiP)和三維(3-D)導線因技術可行性及獨特的潛能，提供了更佳的性能特性，原因在於降低導線的長度和電量消耗、較小的形狀尺寸、較高的元件密度及異質基材的整合能力，以及能夠處理從不同製造商的晶圓廠所生產之不同功能的單元晶圓，因而開啟了未來新元件的可能性。目前焦點放在創新的製造技術及整合架構上，這符合經濟及技術兩者的需求。垂直式晶片堆疊可用在晶片對晶片(chip-to-chip，C2C)、晶片對晶圓(chip-to-wafer，C2W)或晶圓對晶圓(wafer-to-wafer，W2W)製程，雖然系統級封裝和三維導線的基本原理相近，應用的範圍卻需要各種不同的製造處理流程。
對準晶圓焊接是先進的晶圓級層間連接的技術，二片處理完成的晶圓被對準及焊接，上層晶圓的厚度薄到幾微米或以上，而且蝕刻出穿過薄晶圓背面、高深寬比的引洞做為二片晶圓之間垂直的電性連接，這種電性連接只有幾微米長，因而增加了效能。這種製作程序稱作「後置引洞」(via-last)，能夠重複多次，另一種整合架構稱作「前置引洞」(via-first)，容許雙面處理及焊接前就形成引洞，但是需要承載用的晶圓。
現代量產的晶圓焊接系統將預處理整合進入晶圓焊接平台，能讓製程即時的控制(圖一)，精確的製程時間控制使焊接處理時間最佳化，造成產能和產量增加。
然而，還是有一些限制，例如：二片晶圓必須相同尺寸，但是非矽基材通常無法做成200或300毫米的晶圓。此外，微機電(MEMS)晶圓廠和代工廠主要集中在150毫米晶圓，邏輯和記憶體製程的趨勢卻是朝向300毫米，只有相同尺寸的晶片堆疊時不會浪費基材面積，這或許無法與三維整合的主要概念相容─使用不同晶圓上具有不同功能的單元。
C2W方式不必經歷這樣的限制，如同單一晶片被配置到基底的晶圓，多個晶片被鄰近地配置在一個大的基底晶片上，前置引洞的方式對於C2W是較佳的整合架構，金屬對金屬熱壓焊接(metal-metal thermo-compression bond)將銲墊轉變成電性導線，對於銅對銅焊接和銅對錫固液態交互擴散(solid-liquid-interdiffusion，SOLID)製程，金屬離子擴散是主要的焊接機制。
一種新的整合架構，先進晶片對晶圓(AC2W)焊接，以此種應用為目標，因為擴散速率與溫度、壓力和時間成正比，實施焊接的方式不可能與單一晶片的製程相同，AC2W把焊接流程分成二個次流程，對準和暫時性的焊接在取與放(pick-and-place)機台實施，而永久性的晶片焊接以批次生產的方式在特定的焊接爐內進行。
這種AC2W焊接爐能夠控制反應氣體壓力或真空及程式化的升降溫度，永久性的焊接製程需要可控制的、均勻的力量施加在每一個晶片上，為了達到這一點，壓力板裝配有一個彈性的、可彎曲的軟層用來補償，因為頂端晶片厚度不同，造成透過活塞施加在壓力板上的力量差異，一旦中間黏合物在系統溫度升到最終接合溫度時就會蒸發或轉變成液態，因此在永久性焊接形成之前可信賴的定位晶片是必須的，軟層的選擇視所需的最終焊接溫度、晶片的絕對厚度和頂端晶片的厚度差異而定，這種晶片對晶圓的焊接器主要的問題是已知良品(known good ide，KGD)(圖三)，這來自於基底晶圓的不良晶片上沒有焊接任何元件，結果可能造成施力的重心必須偏離晶圓中心。為了改善這一個問題，施力的重心可以在直徑150毫米之內移動，不同的製程技術為了因應不同的頂端晶片尺寸、基底晶圓的格線大小和變動的良率，需要不同的淨力大小和可變的上層晶片對基底晶圓覆蓋率。為了處理這些變動的力量需求，這種晶片對晶圓焊接器能夠施力從150N到40kN，在W2W和C2W之間有許多基本的差異，例如技術、經濟的考量和可製造性。
良率
在三維整合技術中，良率是有爭議的議題，C2W使用KGD，而W2W卻需要晶圓上每一個晶片都能使用，包括不良品，因為一個壞的晶片會摧毀整個構裝，所以良率的控制非常重要。
單一晶圓良率：三維整合允許生產不同功能的單元在不同的晶圓上，降低製程的複雜度和步驟的數目，微塵的接觸與因微塵造成的良率損失及製程與處理的步驟數目有關，因此三維整合將製程分離而能提高單一晶圓的良率。
微塵導致的良率損失：三維晶片堆疊能降低晶片尺寸，因為微塵密度與晶片尺寸無關，降低尺寸就降低因微塵造成的良率損失，及更高的晶圓面積使用率，相對於單一晶片製程，加強了晶圓級製程的潔淨度是另一種附加效果。
晶片測試：要使用KGD就要測試晶片，直接在堆疊之前測試似乎是最佳的方式，但是在經濟上卻不可行，在重要製程步驟，例如切割之前做晶圓級測試也會降低良率。
晶片/晶圓選擇：在許多的應用上，使用許多光罩步驟的昂貴晶圓，例如邏輯，會結合只用少數光罩步驟的便宜晶圓，例如記憶體，因為降低光罩數和製造步驟，這些晶圓能以高於邏輯晶圓的良率生產出來，關鍵是避免將不良的記憶體晶片堆疊在好的邏輯晶片上，可是堆疊不良的邏輯晶片和好的記憶體晶片卻不那麼重要，訂出嚴格的良率規格，以避免浪費昂貴的邏輯晶片對於記憶體晶圓是可能的。
產量
晶圓級製程的生產週期與晶圓上的晶片數無關，因此後續的步驟越多，增加的產能越大，單一晶片製程的產能隨晶圓上的晶片數增加而增加，因為晶圓級製程的生產週期幾乎與晶圓尺寸無關，W2W在300毫米晶圓具有更高的產能優勢，然而在150毫米晶圓，例如微機電或化合物半導體元件，C2W則對於中到大型晶片較有競爭力。對於取和放的裝置，必須在速度和精確度之間做取捨，圖四顯示W2W和C2W產能的比較，當晶片數只有幾百，對於對準精確度要求較低，例如10微米或以上時，高速的C2W機器勝過W2W方式，但是，伴隨著高對準精確度的要求，總是要付出產能降低的風險作為代價，因為必須等待震動停止和對準控制回饋循環的運作。
焊接後處理
與其它堆疊及整合方式比較，W2W允許用晶圓廠的設備做進一步處理而沒有任何限制，使它對於多重堆疊變得完美。焊接後的背面薄化與晶圓薄化並無不同，對於一些整合架構，使用SOI晶圓讓埋入氧化層作為蝕刻停止層，使晶圓厚度可低於1微米。對於C2W整合架構必須使用特製的設備，背面薄化能力有所限制，特別當晶圓只有部分被覆蓋時，在不良晶片上配置無用的晶片能加強背面薄化的可行性，但是要付出產能作為代價。
因為C2W堆疊表面非常不平坦，傳統的旋轉塗佈會造成光阻層均勻性變差而無法使用，噴灑塗佈是一種應用先進的技術。W2W在晶圓背面研磨後的厚度差異通常大於目前步進機對焦深度(DOF)的十倍以上，堆疊從各自不同晶圓的晶片在基底晶圓上，因此對步進機造成嚴重的問題，近接式光罩對準曝光機(proximity mask aligners)因為沒有對焦平面的問題，這是可選擇的方法之一。
薄晶片堆疊
某些應用需要在焊接前須做雙面的處理，一種典型的晶圓處理概念，是利用晶圓承載暫時性地與晶圓焊接，可使晶圓厚度降到1微米，後續製程可以在標準型的設備上操作，但是這種承載晶圓的觀念因為需要時間黏合和剝離承載只對W2W整合架構適用，因此C2W焊接前的最小厚度被基材的機械穩定性限制在數十微米之內。
高密度與低密度導線
因為受限於晶圓上真正可用面積，高密度導線需要較小的銲墊及高精度的對準製程，在C2W取與放的裝置，高對準精確度必須付出產能的代價，因為經濟的理由W2W方式似乎更適合高密度導線，最近有一些自行對準結構的研究，可能對C2W也對W2W堆疊提供可行的方法。
晶片設計
晶圓級堆疊需要在堆疊中的晶圓具有相同尺寸的晶片，結果是晶片必須特別設計成適合各種類別的應用，而晶片對晶圓方式容許任何尺寸的晶片用來堆疊，因此有可能利用現在的功能單元做模組化的設計和製造流程，C2W能夠縮短上市時間、降低設計成本和具有未來世代元件的高度彈性。
雖然W2W和C2W整合架構是相互競爭的方式，詳細的分析其差異和相似處顯示出在許多應用上卻是互補的，對於複雜的元件來說組合W2W和C2W整合製程是一種合適的方案。SST-AP/Taiwan
作者
Thorsten Matthias和Markus Wimplinger任職於EV Group，地址：7700 South River Parkway, Tempe AZ 85284, USA；Stefan Pargfrieder和Paul Lindner任職於EV Group，地址：DI Erich Thallner Strasse 1, A-4782 St. Florian, Austria。電子郵件信箱：t.matthias@EVGroup.com。若需要完整的參考資料請聯絡作者。
圖一：先進的晶圓焊接平台配備整合式的清潔、電漿活化、對準和晶圓焊接爐。
圖二：先進晶片對晶圓(AC2W)焊接：圖解製作流程。