覆晶技術最終的主流
Jacques Coderre, Universal Instruments
多年來，覆晶技術已經變成實際上高性能封裝互相連接的方式，例如微處理機、個人電腦及繪圖晶片組、高速記憶體和高檔ASICs (high-end application-specific ICs)。相同的，它是應用在低接腳(I/O)數封裝的有效互相連接解決方案，受到微型化的刺激及系統封裝(system-in-package，SiP)的接受度，覆晶技術被視為是可以考慮的選擇方法，用在各種低接點數的應用上。大體來說，低檔與高檔應用都採納的錫鉛凸塊覆晶(solder-bumped flip chips)已經轉換成預測的31%年複合成長率(compound annual growth rate ，CAGR) (圖一)。
覆晶技術出現在大量的消費產品上，如電腦週邊設備、手機、數位相機及MP隨身聽。半導體業及電路板組裝業以擁有組裝這些模組的能力為自豪。
現存有2種模組組裝方法用在半導體後段組裝工廠。在雙迴焊製程中，由網板印刷機(screen printer)、高速射片機(chipshooter machine)及首次迴焊爐所組成的個別獨立SMT生產線先進行SMT元件的第一次組裝；部分組裝模組繼續經過第二道製程生產線，包含覆晶機(flip chip bonder)與迴焊爐(reflow oven)，填底膠(underfill)的製程則在專用的填膠生產線執行，或是與覆晶生產線連結一起執行。
逐漸地，組裝業採用單一的迴焊(reflow)製程，結合覆晶貼裝操作整合於SMT生產線。晶片貼裝(die-placement)操作由彈性、精密間距機器或是IC排置器（IC placer)來處理晶片尺寸封裝(chip scale packages，CSPs)、晶圓級晶片尺寸封裝(wafer-level chip scale packages，WLCSPs)、保護層與連接線，以及其他需要的元件。若需要，填底膠可以在個別的操作下完成。
包括覆晶機與迴焊爐的簡易生產線，可以被包含有高速射片機與一些彈性機器組成的複雜生產線所取代(圖二)，這些新的「集合組裝」驅動對SMT元件及半導體元件都適用的貼裝機器需求。
覆晶技術以兩個方向發展
銲錫基礎的覆晶技術的歷史，可以追溯到微處理機與其他高性能ASICs的發展技術。IBM在1969年引進高鉛C4 (controlled collapse chip connection)技術，典型應用特色包含由高鉛凸塊(high-lead bump)終止的小型ICs、單晶片模組、非被動元件、高溫共燒陶瓷(high-temperature co-fired ceramic，HTCC)基板等，最後變成低溫共燒陶瓷(low-temperature co-fired ceramic，LTCC)形式及低熱膨脹係數(coefficients of thermal expansion，CTEs)。此技術用在可濕性的溶劑基板助熔劑。被塗佈於基板載子，與晶片使用視覺形式的凸塊註記製程，焊錫迴焊確認可靠的焊錫接合形式。焊錫後清洗是後續的標準工作。
可靠度可以用計算出的Coffin-Manson equation預測，也就是以基板及晶片的熱膨脹係數為基礎來計算。多年來，高性能晶片越來越大，凸塊數量越來越多，且基板也越來越薄，使得填底膠變成必要的。接著引進不清潔的助熔劑，浸泡在助熔劑薄膜的晶片，變成是一種常用的助熔技術。當凸塊(bump)尺寸縮小到12微米或更小時，精度的要求變得更嚴苛，甚至為一般規範。
相同的，低凸塊數量的應用在微型化的需求，勝過其性能。這些應用的低性能要求允許在緊密節距使用小凸塊。如此這些低凸塊數量封裝的積極陣列，則需要12微米或是更小的精度。
排除封裝驅動，執行晶圓級封裝的操作。以一個簡單的形式來看，重分配層的沉積，使得fan-out型的凸塊變成晶片尺寸型封裝(CSP)的節距。使用在低接腳(I/O)數的晶圓級晶片尺寸封裝(Wafer level chip size packaging，WLCSP)製程使人聯想到早期的覆晶技術應用，也就是不需要填底膠(underfill)，沒有填底膠後，元件被當成board level標準的陣列封裝處理。
隨著CSPs、WLCSPs及裸覆晶元件的節距(pitch)越來越小後，將面臨越來越多的挑戰。小於3毫米的晶片與少於100個凸塊的數量很常見。少於10個也是很普通。精度需要變化，元件寬的CSP節距(300微米或更大)，則25微米已足夠，或緊縮的覆晶節距(150微米或更小)，則需要10微米以下的精度。其他的SMT組件附加邏輯元件，被動元件很小(0201s及01005s)，20/1的被動/主動比率是很典型，其他的挑戰包括所有凸塊檢視、低著裝力貼裝、及高精度。高產率是必要的。組裝工具變成是浸泡助熔(dip fluxing)過程中，減少晶片偏移的關鍵。
Board Level的浸泡助熔
浸泡助熔凸塊元件曾經僅用在覆晶組裝，現在已被其他組裝技術所採用，board level的低凸塊數量CSPs與WLCSPs採用浸泡助熔，取代焊錫膏(solder paste)貼著，預計的趨勢是隨著節距減少延續[1]。浸泡助熔也是一些堆疊製程的選擇方法之一，以堆疊式封裝(package-on-package，PoP)為例，2個或2個以上的CSP元件，以元件組裝或board level堆疊固定(圖四)，業界似乎偏好後者，因為供應鍊運籌與成本控制的考量，並且應用在3G手機組裝及其他需要高頻寬數位訊號製程的產品。
CSP元件浸泡在助熔劑(flux)或焊錫膏(paste)貼著(圖五)。元件大小與焊錫凸塊助熔的參數，包括：助熔劑或焊錫膏薄膜的控制、增加再填充的頻率、整合到現存的IC排置器(IC placer)、堆疊容忍必須的高精度以及視覺演算以允許元件堆疊。
堆疊預期會發展的更複雜。凸塊節距將更小且堆疊數量會更多，組裝設備預期將隨著技術研究繼續發展。
基礎建設
凸塊。缺少凸塊基礎建設已經是採納覆晶技術所面臨的障礙。但是當凸塊組裝服務在全世界的電子組裝都可行時，這將不再是問題，目前的爭論是關於完成無鉛形式的晶圓凸塊，像是C4NP凸塊方法為完成無鉛，而提供了scalable解決方案。
高密度基板。高密度基板的價格曾經是覆晶技術成長的阻礙，現在已經隨著生產量增加而降低，可以將這項技術應用在更多的領域。目前的基礎建設問題是生產力而不是價格，且應該會隨著時間自行解決。
組裝與測試。綜觀組裝與測試，全球的電路板組裝基礎是相互制衡的，特別是SiP組裝。低效能應用採用覆晶技術後，減低了良率相關問題的影響，因為簡單元件的晶圓良率很高。目前在晶圓級預燒(burn-in)與增加晶圓良率的發展，已經減緩了與覆晶技術相關的測試問題，刺激了多晶片模組對於這項技術的接受度。
結論
當覆晶技術成為主流時，許多使用這項技術的新方法都將出現。儘管高效能封裝在收益上貢獻了部份動力，但它仍是刺激大量低效能形式的主要產量。低接腳(I/O)數封裝應用，面臨了包含個別來自高效能互補部份的組裝挑戰。更新的應用促進了“all-to-wall”組裝方案的需求，有能力並存於電路板組裝與半導體組裝零件。SST-AP/Taiwan
作者
Jacques Coderre，Universal Instruments的先進半導體封裝產品經理，地址：33 Broome Corporate Park, Conklin, NY 13748；電話：607/779-4362；電子郵件信箱：coderre@uic.com。
圖一：預測值顯示錫鉛凸塊覆晶的大量成長，預期是31％的CAGR。
圖二：系統封裝包括焊錫膏網板印刷機、高速晶片排置器、具覆晶能力的IC排置器以及錫迴銲焊爐。