積體電路與封裝的「協同設計
黏晶打線、組裝－該做與不該做的事
Darren Maxwell-Davis, Singulated Technology John Sovinsky, CAD Design Software Curtis Escobar, Corwil Technology 高密度晶片級封裝(chip scale packages，CSPs)中的晶片銲墊的多重行列與晶片堆疊要求晶片、打線與基材的協同設計形成穩固的系統。雖然新式的電子設計自動化(EDA)軟體中先進的3-D模擬和檢核功能可以克服不良IC設計的一些限制，對於黏晶打線部件，仍有一些準則來指引在晶片與基材的佈局過程中哪些事該做與不該做。應該把所有電源與迴路(VDD and VSS)晶片銲墊置於晶片的外圍行列。外圍的電源和迴路銲墊使線銲中最容易產生的電感路程最小化，具有最小的銲線-銲線之間的干擾，且能夠使用較大直徑的銲線。典型的設計上，地線位於基材上最內圈的銲接環。應該將晶片對彼此相鄰置於同一列的晶片銲墊內。對於晶片對，要獲得類似的電路模型，必須確認銲線有相同的形狀和尺寸。將晶片相鄰置於同一列的晶片銲墊內是最佳方式。如果可能的話，保留些許額外空間於晶片對的周遭，或於銲墊上鄰近晶片對處給予非常低優先權的信號。應該根據底層的PCB佈局把關鍵信號與種類加以分類。在完成晶片佈局之前，先處理下述問題：信號是否需要端接於BGA基材或其下的PCB？信號是否需要安置在靠近BGA基材的側邊？除了標準VSS與VDD之外，是否有任何其他的平通分離？是否有任何信號需要極短線/極低電感或電阻？在靠近PCB上的信號處安置零組件時，以BGA基材的外圍接腳做連結。不應該強求業界提出試製品組裝範例。過度的降低晶片銲墊節距可能會造成晶片銲墊彼此過於靠近而無法有效組裝。強求最小黏晶打線的節距可能造成產率下降、信號不完整、元件性能變差等，且並未對應地縮小封裝的尺寸。大直徑的銲線由於電感和電阻的降低可提高性能。大節距之上的大晶片銲墊有助於組裝，允許使用最多可能用到的銲線。當直徑較大時，銲線長度有可能較長。當在晶片上的打線銲墊伸展放大時，在BGA或COB基材上的線銲銲墊也會隨之伸展放大。除此之外，對於雙銲接(兩條線銲於一個銲墊上)可能需要擴大的基材銲墊。當基材銲墊伸展開時，可使用更多不同樣式和排列的銲墊，供給各式各樣特殊設計或需求所使用。在基材銲墊之間可以加入盲孔，以便使用較為緻密的BGA陣列(圖一)。特殊電壓可因而更為堅固耐用或被用為建立屏蔽結構、保護環或面(圖二)。較小的BGA具有較佳的信號完整度。當使用盲孔時，線銲銲墊可置於BGA凸球上而不會犧牲指定凸球到針腳的彈性。在常規上的晶片銲墊節距加上數個微米，可導致較佳、較小、性能優越的客製BGA，因為銲線得以較佳地開展且使用較長的導線。如果晶片在經過試產後尺寸縮小，伸展晶片銲墊達最寬合理的節距將使試製品晶片的組裝更為容易。不應該採購無嚴格遵循組裝規範的基材。最大銲線長度可以介於3到11毫米，且在大多數情況下視銲墊密度、晶片高度、銲接環和列的數目而定。採購不依組裝規範和慣例的基材，可能導致令人遺憾的驚訝，尤其當基材送達後段IC組裝廠時。如果沒有黏晶打線設計手冊，在決定晶片和基材佈線之前，先把這些問題搞清楚。是否有名目上的和最小的晶片銲墊/節距？更好的和最小的基材銲墊寬度為何？是否最長銲線被列於常規化且量小？大部分的銲線是否可視為最長的？對於最長銲線與最短銲線，弧狀連接線的高度分別為何？有多少不同的銲線直徑與形狀可以使用於一個晶片上(圖三)？與具非最佳化的晶片佈局與基材佈局，可有過長的銲線或不符其它尺寸與線距設計準則的基材佈局，相結合之次佳晶片佈能有低收益和不投標之間的差異。應該展延銲線以提高產率。具有二或三列線銲銲墊的晶片在銲接與封裝時容易失效。由於在晶片上的銲線可小達線徑彼此距離的一至二倍，理想的設計要求有最大的距離與一致的銲線形狀。完美的多列外接合中，不論輪廓如何，所有的銲線是不會交錯的。實際上，大部分的銲線層疊(晶片銲墊的內列vs.外列)從上方觀察時是必須交錯的，這是為了要符合基材的物理法則與電性要求。整個晶片、銲線和基材系統應該以3-D模擬來做進一步的設計準則查核，包括銲接毛細效應，以便最佳化封裝產率(圖四)。最大的銲線長度、輪廓(3-D軌線)、尺寸外型(高度)都會對銲線能夠展延的程度造成影響。應該設計可貫徹落實的基材。基材成本和前置時間主要由最困難的製作步驟-導孔與線路大小/空間和信號完整度需求所決定。在完成晶片設計之前釐清基材的製作能幫助設立試製品日程表。當在傳統通孔鍍層或盲孔/內埋孔間取捨時，切記此一抉擇對製造、組裝和性能所造成可能的影響。由於黏晶打線規格決定了基材線銲銲墊大小和節距，導孔應納入設計作為晶片-銲線-基材系統的一部份。 另外應考慮的範圍 針對生命週期的設計：試製品的落實上，為了減少成本和採購時間，可以容忍較大的封裝。針對信號完整度的設計：高頻和高速會推動封裝與PCB的佈局設計。針對相容性的設計：封裝解決方案是否符合JEDEC，或另外形式的標準腳位？針對測試的設計：自動測試是否會推動封裝解決方案，謀求最少數目待測元件(device under test，DUT)的PCBs? 連線網表 vs. 物理-電學設計 有些元件形式傾向標準化封裝腳位，而其它的則鎖定在規定的尺寸外型下達到最佳化信號完整度。零組件和原型是否合格以及閘互換或針腳互換的可接受數量都是必須加以考量的。不管標準連線網表是否驅使了試製品與量產品的設計，閘互換與針腳互換、PCB設計、自動測試需求或其它因素如客戶端的先入之見均必須小心地衡量。 結論 當訂製化BGA設計逐漸成為IC封裝的主要方法時，前段和後段業者必須彼此合作以增進每一組件或多晶片系統的價值。試製品基材與組裝解決方案或許會和最終生產所採用的形式不同。絕大部分的最佳化投資報酬率(return on investment，ROI)決定且落實了供黏晶打線元件試製品和生產批量用之具成本效益的解決方案。晶片外接時越容易進行黏晶打線，對價值、性能和工期都會更好。SST-AP/Taiwan 作者 Darren Maxwell-Davis，總裁；地址：Singulated Technology, 2745 Orchard St., Soquel；聯絡電話：95073;831/295-3530；電子郵件信箱：darrensmith@singulated.com。 John Sovinsky，技術長與創辦人；地址：CAD Design Software, 1731 Technology Dr., Suite 340, San Jose；聯絡電話：95110;408/436-1340；電子郵件信箱：johns@cad-design.com。 Curtis Escobar，資深組裝工程師；地址：Corwil Technology, 1635 McCarthy Blvd., Milpitas；聯絡電話：95035; 408/321-6404；電子郵件信箱：curtis@corwil.com。 圖一：伸展基材銲墊行列提供空間予行列間的盲孔。 圖二：VDD回拉並環繞差分對。