運用銅釘頭於3-D堆疊積體電路
容許系統尺寸小降低
Bart Swinnen, Eric Beyne
電子系統之極微型化需要創新的內連線和封裝技術，以克服2-D平面結構之限制。3-D整合容許系統面積和體積尺寸降低，以改善掌上型應用產品之封裝密度。3-D整合能改善效能是因為3-D封裝內連線較2-D結構短，且允許高操作速度和低電力消耗。這提供了運用不同技術生產堆疊元件之可能性；對於許多感應器應用的一個明顯選擇，即使是用不相容於Si-CMOS製程之特殊基底材料。邏輯和記憶體電路的結合是另一受惠於3-D方法之應用，位於邏輯和記憶體晶片間的標準2-D內連線，將導致遲緩且耗電缺點、或者於2-D系統晶片(SoC)結構上消耗太多晶片面積。3-D內連線技術能讓邏輯於晶片上方記憶體晶片，直接地存取記憶體以解決此問題。
許多掌上型產品已經包含3-D堆疊晶片，藉由外圍的金屬線相互結合且與封裝體結合。多至五個具備功能之晶片能堆疊於單封裝體內。然而，這類堆疊積體電路封裝亦有其極限，除了低金屬線密度和長金屬線結合之外，此技術不容許陣列區域接觸到晶片。另外，堆疊晶片封裝需預先知道已知好的晶片，以避免複合的良率問題，此需求將導致額外費用，使堆疊製作成本更加昂貴。
極高密度之3-D堆疊積體電路
先進的系統和縮小的半導體元件需要創新的3-D封裝和內連線解決方案。這技術能容許高密度3-D內連線；具有較短之內連線且符合高速度和低電力消耗應用之低寄生電容；對於前段和後段製程影響極微；允許不同晶片大小，且運用分類方法處理，預知有效的晶片問題，幫助晶片至晶圓片之3-D堆疊。它考慮了3-D堆疊的熱管理，並提供有效的成本控制解決方案，3-D技術應該隨著滿足更進一步的應用需求做選擇。
不同技術的解決方案能根據創造3-D內連線結構之平台來分類。在3-SiP(system in package，系統包含於封裝體內)技術中，傳統封裝基礎建設是用於創造3-D封裝體。這項技術包含金屬線結合晶片堆疊至封裝體與封裝體之3-D堆疊，且具有低內連線密度的特性，此特殊的應用區域為次系統SiP封裝堆疊，以實現實際的周遭信息系統。
這項3-D晶圓級封裝(WLP)技術是以晶圓級倒晶片凸塊和再分配之金屬製程的WLP建設為基礎。它達成了比3-D-SiP更高的整合密度，且容許介於不同晶片間之電路組件方塊直接地內連結，而不是透過傳統的IC結合墊。藉由使用共同的晶圓級製程，這項技術是更具成本效率，以達到更高的整合密度。
使用3-D堆疊積體電路(3-D SIC)方法能獲得最高的內連線密度。3-D堆疊積體電路使用矽代工技術，以實現直接利用內連線，從整個矽晶圓得到極高之密度。這可能面對內連線在最低等級，即電晶體本身，此需要非常高的金屬線密度。這概念也能被應用到內連結大電路組成區塊。從3-D SoC到3-D SiC，3-D內連結相應於晶片上整體和中後段的內連線。
數個於研發階段中之技術正被發展；大部分之技術能在完成IC製程後而實現內連引道。IMEC公司提出一個不同方法來產生3-D堆疊積體電路，即介於前段和接觸點製程之前，後段金屬層之後，以單崁入製程完成的銅引道。
運用銅釘頭3-D堆疊積體電路
3-D堆疊積體電路概念引進小矽引道和銅栓塞-銅釘頭，此製程在前段線路製程(電晶體)之後，後段製程(多層崁入式內連線層)之前。具體而言，銅釘頭首先由電漿蝕刻出深度15微米，直徑3-5微米之矽孔洞，應用改良之銅崁入製程來填滿此孔洞。化學氣相沈積(CVD)氧化層被當成薄的介電絕緣層和化學機械研磨(CMP)中止層，接著沈積氮化鉭(TaN)阻障層，這引道孔洞接著以電鍍銅填滿。化學機械研磨(CMP)是被用來去除多餘的銅，在此製程後，標準後段線路製程即完成矽晶片製作。
接下來，晶圓被架設於暫時的置物架上且減少矽晶片厚度至10微米，於此製程中，銅釘頭是暴露在晶圓後方。
3-D堆疊被視為改良的晶片到晶圓之結合製程，即運用銅至銅直接連結。這堆疊製程包括快速晶片到晶圓對準和定位，接著是晶圓級銅至銅結合製程，並且能被重複運用以獲得多數晶片堆疊(圖二和圖三)，此關鍵促使技術以實現3-D堆疊積體電路穿過晶圓引道製程、晶圓薄化和銅至銅熱壓技術。
優勢和限制
3-D-SIC銅釘頭方法顯示一些重要的優點。它對CMOS晶圓設計和製程僅有極微小的影響，原因是前段線路上小的周邊面積，對於後段接線製程並無影響和較少額外的製程步驟。它有很高相似的製作路線，晶圓為3-D堆疊而準備，且僅有KGD堆疊，增加極少製程步驟，以達到高3-D模組良率和低製程成本。這結果可能實現高密度3-D內連結，正如銅釘頭直徑尺寸只有幾微米，密度增加且超過0.4毫米平方是可實行的，這技術能夠成為廣泛包括多種3-D-SoC的應用。
物理上和電性上可靠的Cu-to-Cu連結製程之發展是一大挑戰(圖四)。這包括介電連接層的選擇、理想連接層厚度的決定、避免於處理和連接過程中造成銅氧化和結合強度的最佳化。初步的熱壓Cu-to-Cu結合試驗已證明這製程步驟的可行性。
另一大挑戰是關於極薄矽晶片(10微米)的處理。使用極薄矽晶片對元件效能之影響還是未知的，3-D堆疊積體電路概念的一個可能的缺點是需要3-D接觸點通過堆疊內居中晶片之路徑。這意味著晶片或至少3-D接觸點必須設計成如結婚蛋糕形式與極薄晶片堆疊(UTCS)技術結合之3-D堆疊，或許能夠衍生其他結構。運用極薄晶片堆疊(UTCS)，薄晶片能被堆疊在有效元件晶圓上，且運用多層薄膜堆疊技術，能與主晶圓互相連接，並且容許不同尺寸的堆疊晶片。
結論
微電子技術和電子系統的進展將需要3-D內連線技術。成熟的技術能根據基本的製造基礎分門別類，技術之選擇將以所需之內連線密度作依據。使用3-D堆疊積體電路於IC代工前段、後段製程中實行3-D矽晶連結，能獲得最高金屬連線密度。這概念對CMOS製程僅有極微小的影響、有最高內連線密度和相似的製作流程。3-D-IC銅釘頭製作流程將被作為工業組織計劃*之一部分，此技術即是45和32奈米節點和以下世代內連線技術之有效解決方案。SST-AP/Taiwan
** IMEC Advanced Interconnect Technology Program
作者
Bart Swinnen 程式經理，地址：IMEC, Kapeldreef 75, B-3001 Leuven, Belgium；電話：+32 16 281 880；電子郵件信箱：bart.swinnen@imec.be。
Eric Beyne director，地址：IMEC, Kapeldreef 75, B-3001 Leuven, Belgium；電話：+32 16 281 880；電子郵件信箱：eric.beyne@imec.be。
圖一：多堆疊晶片和金屬線結合內連線之BGA封裝體。
圖二：3-D-SIC銅釘頭引道製程圖示。左：後段製程前標準銅釘頭CMOS晶圓；右：媒介晶片上含暴露銅釘頭之薄CMOS晶片