Sematech
使用Dual的方式來最佳化閘極堆疊
今年(2006)六月十三日在夏威夷舉行的超大型積體電路（VLSI）研討會中，國際Sematech聯盟發表一項符合ITRS在45奈米世代所規範的低待機功率 （LSTP）電晶體的新技術，稱之為「雙高介電質、雙金屬閘極（DHDMG）」。這種製程方式，可以讓高介電質材料以及金屬閘極，在分別的製程步驟中可以被最佳化。
Sematech的先進閘極堆疊（gate stack）計劃的專案經理Byoung Hun Lee，描述在這個新製程中（如圖一），不管是 nMOS或 pMOS區域，都可以先個別形成。舉例來說，如果先以高介電質材質以及金屬電極沈積形成nMOS區域，然後nMOS的閘極堆疊（金屬電極及高介電質材料兩者）會以濕蝕刻的方式，從晶圓上的pMOS區域上被移除掉，然後再用「新的」電極和高介電質來沈積形成pMOS區域，「然後，使用類似上述的製程，把pMOS的閘極堆疊從nMOS的區域中移除掉。」根據Byoung Hun Lee的描述「這個製程讓nMOSFETs 和 pMOSFETs可以獨立地去做到最佳化，加上如果有需要的話，不管是介電質或是金屬電極，甚至可以讓每個堆疊使用不同的材料。」
Byoung Hun Lee解釋，先前的整合方式是試著在nMOSFETs和pMOSFETs合併使用相同的高介電質材料，但這種方式nMOS和pMOS的高介電質材料和電極無法分別做到最佳化，於是會產生一些問題，因為「在蝕刻金屬電極的製程中，高介電質材料也會曝露在濕蝕刻中，進而導致產生凹陷的問題，如蝕孔。」
根據Byoung Hun Lee的說法，這個DHDMG的製程，對閘極的剖面能做更好的控制，因為不須要對二個不同金屬電極的厚度做蝕刻，他也解釋到「先前用整合的製程方式，金屬電極會產生不同的厚度，也就是第二層的金屬電極要沈積在第一層金屬電極之上。 」用來形成第二層金屬電極的金屬，會沈積在整片晶圓上。然而，晶圓上的其他部分可能有其他型式的電極（依實際應用的情形，可能是nMOS或pMOS），在同一片晶圓上要同時乾蝕刻已堆疊的多層電極和單一層的電極是非常困難的，所以Byoung Hun Lee說道「同樣是單層的nMOS和 pMOS區域，即便材質不一樣，厚度可能是一樣的，如此一來就很容易蝕刻，並得到乾淨整齊的剖面形狀。」
Sematech同時也努力要簡化這個DHDMG製程。Byoung Hun Lee預計在今年底以前，該團隊將可以進一步確認，在製程中省去濕蝕刻中用來保護電極的硬質遮罩的可行性和可靠度。他指出，如果我們可以同時一起乾蝕刻金屬和高介電質材料，我們就可以不必要沈積和硬質遮罩移除，也就可以因此省去很多步驟，且乾式蝕刻可以更容易做到對剖面形狀的控制。
賦予具有自我修復功能的晶片生命：
避免矽材故障
為了增加微處理器的效能，半導體研究機構（SRC）最近宣稱其一項具有能自我修復功能的晶片的計劃－也就是說晶片不會故障失效。晶片被設計成能夠自我診斷何時內部元件會耗損，並能在晶片運作的同時來修復本身。這項關於矽材故障的研究，是和國家科學基金會和密西根大學所共同計劃。
根據密西根大學電機系副教授，以及前英特爾的設計工程師Todd Austin的說法，滿足主流系統的可靠度是本次合作的焦點。Austin告訴本刊「在工業界，尚還沒有對主流系統有提供診斷和修復的支援。」「像電話系統或太空系統這類需要高使用度的高階系統，如果它們不能故障，通常是使用三重模組容錯 [TMR] 的方式；如果它們還可以容忍短時間的當機修復時間，就用雙重模組容錯 [DMR] 的方式。」但是這些技術對低成本的消費性產品和主流系統而言是非常昂貴的，他解釋道，過去用來減輕這個問題的方法是用強制的預燒方式，也就是系統在連續24小時以上，在高溫以及高電壓的方式下，查出任何較差的裝置。研究員預期他們可以在合理的花費之內，大大的增進主流設計對缺陷的容忍度─Austin指出，DMR和TMR的方式，對硬體運作會增加100%~200%的成本，但「我們在主流系統上對花費可接受和容忍的目標是5%~10%。」
研究員會使用的一個技術，是在故障的評估期間對晶片拍照做記錄，並依據這些結果轉化成設計上的改良。該團隊會使用的另一項技術，就是在硬體不斷的被測試下，Austin提到，持續的對功能做反覆的確認，當硬體在不斷的測試下發現毀損，我們只要簡單的回復潛在的不良運算，把毀損的元件失效後修護硬體，然後在降級的模式下重新啟動－也就是在不使用該毀損元件的情形下運作。他也說明，這些方式會另外導致額外的選擇，來測試和發展自我修復的晶片。增加了這個「持續對功能做反覆確認」的方式固然會變的更加複雜，但是並不昂貴，只佔訂單本身5%~10%的額外經常性開銷。
執行先進科技裝置對自我修復晶片的需要尚未沒有生產，Austin觀查到專家很擔心內置電晶體的耗損，有些專家還預測每個晶片的電晶體，有大部分在45奈米之下是無法正常的運作的。Austin指出有些預估值預測，當製程往100奈米以下的科技前進發展時，每個零件的生命週期的長度，會下降超過一個數量級，當他們所寄望的元件，很可能會有更短的生命週期，這不僅對電子系統已具有限度供給能力的全球人口來說不是個好消息了，對每個個人來說，這也不是一個好的情況，除非使用者能付的起高出許多價格的零組件。
「跳躍的」發光團促進分子電子的發展
賓州大學以及聖約瑟大學的研究員共同驕傲的展示他們在發光團（chromophores）上的研究，當它們連結在一起時，所產生的電荷傳導率比今日最好的有機半導體的電子遷移率快上三倍，也對其應用於顯示器和太陽能電池上帶來新的期望。
就化學的角度來看，一個chromophore是一種分子，或是分子中反應其顏色的部分─光撞擊到chromophore會激發一個電子，然後會發出一個特定顏色的光。在他們的研究中，科學家已經在寡聚體（oligomers）透過一個碳－碳參鍵（乙炔acetylene）連結幾個chromophore(紫質porphyrins)，並且透過一系列連續反應（鈀金屬催化交錯耦合反應Pd-catalyzed cross-coupling reactions）將它們建構成陣列的形狀。根據賓州大學化學系教授，以及這個計劃的主要研究員Michael Therien表示，藉由使用一個電極或適當的化學試劑當作氧化劑，在chromophores的陣列鏈結中注入電荷，促成電極能「很快的從一個chromophore跳到下一個。」
Therien解釋道，要達到大規模的電荷非定域化（charge delocalization）以及高電荷遷移率是用長的chromophore和其間的短連結來建立聚合結構，當引入電洞和電子之後，會導致小小的結構性改變。他又提到，在電荷注入時，在電傳導的設計以及半導體有機材料上，保証些微的結構性改變，先前一直是未提到的因子。
根據Therien的說法，在目前的架構（如圖三），氮和碳原子的位置和本質不能被改變，否則材質不會失去其被設計成電荷非定域化的屬性。鋅在原先的架構中，被使用來當做中間的金屬離子，「使化學合成本身盡可能直接明瞭」，雖然研究員也同時在尋找除了鋅之外的其他中間金屬離子，來處理寡聚體（oligomers）以及聚合物來改良電荷遷移率。
科學家說他們已經建立chromophore電路，可以應用在塑膠電子、RFID標籤、主動式液晶螢幕的驅動IC、有機發光二極體（OLED）以及輕薄的太陽能電池，做為內部的功能元件。Therien說道，目前的結果顯示分子的傳導元件可以在10奈米的尺寸規模下生產，並在奈米級的電路系統中提供一個重要的功能元件。SST-AP/Taiwan
圖一：資料來源：Sematech
圖二：資料來源：SRC