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[AP封面故事] 堆疊晶片式的晶片級封裝之可靠度設計 封裝疲勞的模型化

半導體科技No.47 發行時間:2004/9 
關鍵字:
 
目前晶片級封裝(CSP,chip scale package)在手機、筆記型電腦與個人數位助理(PDA)等可攜式與手持式電子裝置上具有很大的需求。晶片級封裝可提供更小的外觀尺寸,而且更輕且具有更高的電性效能。同時,堆疊晶片(stacked die)或立體(3-D)封裝也逐漸受到歡迎,以降低外觀尺寸及封裝的整體成本,並藉由功能的整合而達到系統封裝(SiP,system-in-package)的設計。
目前市場上已經有一些不同型式的堆疊式晶片的晶片級封裝產品。例如有的記憶體應用是將靜態隨機存取記憶體(SRAM)與快閃記憶體(flash)晶片堆疊在一個堆疊式晶片球柵陣列(SDBGA,stacked die ball grid array)封裝中,這樣即可以降低28%的整體尺寸。圖一顯示了一些用在SDBGA上的不同堆疊式晶片互連線的架構,包括打線(wirebond)/打線、打線/覆晶(flip chip),以及覆晶/打線。
傳統上,微機電系統(Microelectromechanical,MEMS)加速器已經是利用小外型封裝(SO,small outline)來加以封裝。目前一個做為雙軸與三軸(axis)加速器之用的新型封裝設計已預期能更進一步降低封裝尺寸,其應用目標為消費性產品以及工業上的汽車與電訊應用。四方平面無引腳(QFN,quad flat no-lead)是一種導線架式的晶片級封裝,通常是用在低腳數需求的低成本應用上。
產品製造商通常會擔心在熱循環(thermal cycling)測試時的堆疊式晶片級封裝的電路板層級的銲接點可靠度。為了確保在極限操作環境下仍具有可靠的產品功能性,因此一般的熱循環測試的效能最低程度必須要能通過1000次的-40蚓到125蚓的溫度循環。
然而熱循環測試的製程是很花成本與時間的。因為高速電腦與精密的有限元素模型之發展,因此有限元素模型化(finite element modeling)即被廣泛地做為銲接點(solder joint)可靠度的分析工具,特別是在新型封裝的設計階段。而且研究者也使用了很多不同的方法來將疲勞壽命加以模型化。
Darveaux方法是一個常見的方法,其包括了能量與損傷累積的理論。因為銲錫材料潛變(creep)行為的複雜特性,以及電路板層級的熱循環測試的不確定性等因素,所以具有±2倍的壽命預測精確度通常即被認為已經足夠。
而且對於SDBGA與SDQFN二種封裝更進行了詳細的模型化分析,以研究在銲接點疲勞壽命上六種常見的設計參數。通常某些用在晶片級封裝的設計規則(guidelines)並不適用於堆疊式晶片級封裝上。在堆疊式晶片級封裝的關鍵銲接點的行為是比單晶片式晶片級封裝還來得更為重要。

銲接點疲勞模型
首先堆疊式晶片級封裝會先建立立體模型以預測在熱循環測試時的銲接點疲勞壽命。圖二顯示了一個無引腳之0.5毫米球距的88個I/O之SDBGA,以及3.6×3.5毫米的上方晶片和5.0×5.0毫米的下方晶片,而且是混合了覆晶與打線互連線方式的圖示。
圖三顯示了一個在7.0×7.0×1.8毫米的封裝中具有32支引腳、共晶銲錫與0.65毫米引腳距,且在上方具有特殊應用IC(ASIC),而在下方具有感測晶片/上蓋(cap)的圖示。晶圓上蓋可保護感測晶片,而它們是在封裝構裝之前與玻璃熔塊(frit)一起黏結的。脆弱的微機電結構之保謢可藉由晶圓級的封裝來達成。
使用在SDBGA與SDQFN封裝上的材料必須考慮其會隨溫度而變的材料特性。對於無鉛(SnAgCu)與共晶銲錫材料來說,Anand的黏塑性(viscoplastic)模型可用來描述潛變的行為。而其它材料則假設為具有線性的彈性特性,而電路板則假設為垂直性的(orthotropic)。材料的熱力學特性則列表在表一中。

失效與壽命預測
Darveaux的方法運用了ANSYS軟體中的Anand模型,以計算延著關鍵失效介面(critical failure interface)上每一循環所累積的平均應變能量密度(SED,strain energy density)。然後從黏塑性模型中所獲得的應變能量密度即可用以計算特徵壽命(characteristic life):
η = a/[C1(SED)C2] (1)
其中η是在63.2%失效率時的疲勞壽命,C1和C2則是校正常數,而a是關鍵介面(銲錫光罩開孔或引腳長度)的長度。此調整過的方法並不考量裂紋開始的壽命,而且假設裂紋增殖壽命是佔主要的部份。此假設可由單晶片式晶片級封裝上所獲得的優良模型化/熱循環測試的相關性所支持。因此所衍生出的相關性限制可延伸做為堆疊式晶片級封裝的壽命預測與設計分析。
所研究的SDBGA關鍵錫球是在(4,4)的位置,介於3.6×3.5毫米的上方晶片與5.0×5.0毫米的下方晶片之間,而且潛在的失效介面是延著具有高應變能量密度的上方銲接墊層(圖四)。對於銲接點可靠度而言,區域化的晶片邊緣效應會比距中性點距離(DNP,distance to neutral point)的效應還來得重要。最關鍵的錫球並不是位於最外圍的角落。此模型所預測的1.6毫米厚電路板與-40蚓到125蚓(1小時/循環)熱循環下的特徵壽命是5079個循環。這個SDBGA的設計架構算是優良的,因為關鍵的負載幾乎是均勻地在所有的錫球間分佈,而不是集中在單一的關鍵錫球上。知道了關鍵銲接點的位置後,則在設計固定(anchor)錫球或空白(dummy)接點時是很有用的。
對於SDQFN來說,關鍵銲接點是位於角落週邊的引腳下,而潛在的失效則是延著上方銲錫與引腳介面。對於1.6毫米厚的電路板及-40蚓到125蚓(1小時/循環)的熱循環下所預測的特徵壽命是1560個循環。對於所研究的SDBGA與SDQFN來說,失效模式與位置是接近於它們的單一晶片封裝。

堆疊晶片級封裝的設計分析
SDBGA與SDQFN疲勞模型可加以運用以研究六個常見設計參數的設計變異:晶片、封裝、基板/導線架與電路板的厚度,以及銲接點的直立高度(standoff)與銲接墊的開孔大小。對於參數的研究來說,相對於控制項下,一次只改變一個設計變數,然後計算差異的百分比。
晶片厚度的影響:對於SDBGA與SDQFN來說,較厚的堆疊晶片可稍微有助於增加壽命疲勞。這個趨勢與先前在單一晶片式的球柵陣列(BGA)與四方平面無引腳(QFN)封裝的經驗是有所不同,此二者是較適合較薄的晶片。因為多重晶片層所具有的複雜行為,所以從單一晶片封裝中所獲得的相同設計規則並無法全部應用到堆疊晶片封裝上。
封裝厚度的影響:對於SDBGA與SDQFN來說,較薄的封裝可協助增強疲勞壽命。因此堆疊晶片式晶片級封裝會需要較低的打線環(loop)高度以降低鑄模(mold)材料的厚度。這可以使用反向的打線方式來達成。隨著晶片堆疊層的持續增加,因此也就需要採用薄晶圓(100微米或以下),所以背面研磨(backgrinding)與傳送就成了未來堆疊構裝步驟的關鍵部份。
基板/導線架厚度的影響:對於SDBGA來說,較厚的基板可藉由增加封裝的平均封裝熱膨脹係數(CTE,coefficient of thermal expansion)來改善疲勞壽命,而且可降低與電路板的整體熱膨脹係數不匹配性。而對於SDQFN來說,較厚的導線架可大大地改善銲接點的可靠度,因為銅材料(17.7ppm/蚓)和FR4電路板(16ppm/蚓)有很接近的熱膨脹係數,因此只會使關鍵的銲接點產生較少的應變。基板與導線架厚度是一個設計的限制,因為它們通常會增加封裝的額外成本。
電路板厚度的影響:印刷電路板厚度是一個關鍵的設計部份,特別是對於終端客戶來說,因為不同的應用會選擇不同的電路板設計。對於SDBGA與SDQFN來說,較薄的電路板會較合適,因為其在封裝與電路板之間只會造成較少的整體熱膨脹係數不匹配,因此可產生較長的疲勞壽命。這個可靠度要求可支援晶片級封裝與可攜式裝置的技術趨勢。
銲接點直立高度的影響:對於所研究的二種堆疊式晶片級封裝來說,較高的銲接點直立高度是合適的。這對大多數球柵陣列與四方平面無引腳封裝來說是一項通用的設計改善,而且可應用到單晶片式和堆疊式晶片封裝上。較大的銲接分隔距離可協助降低在熱循環期間所導致的剪應變。對於SDBGA來說,因為其具有固定的銲錫體積,因此較高的錫球直立高度會造成較小的最大錫球直徑,而其會協助增加疲勞壽命。
銲接墊開孔尺寸的影響:較大的銲錫光罩開孔尺寸(對SDBGA來說)或較長的引腳長度(對SDQFN來說)可協助改善疲勞壽命。依據方程式1可得知,較大的銲接墊開孔尺寸會需要額外的時間來使裂紋經由失效介面(上方銲接墊)而增生,因此就會擁有較長的疲勞壽命。通常在較大的濕潤(wetting)銲墊面積上的銲錫直立高度會較低,因此造成較低的疲勞壽命。因此就必須在銲接點直立高度與銲墊開孔尺寸之間取得一個折衷。

結論
詳細的銲接點疲勞模型與壽命預測能力,已在二種型式的堆疊式晶片級封裝上加以建立。為了增強堆疊式晶片級封裝的銲接點可靠度,通常會建議選擇較厚的晶片、較薄的封裝、較厚的基板/導線架、較薄的電路板、較高的銲接點直立高度,以及較大的銲墊開孔尺寸。
某些從單晶片式晶片級封裝上所獲得的設計規則,並無法應用在堆疊式晶片級封裝上。關鍵錫球的位置對SDBGA來說是一項變數,因此通常在最外圍角落位置使用空白錫球的習慣並無法改善疲勞壽命。設計變數的影響可能會隨情況而定,因此疲勞模型化已足夠用來評估新型封裝設計的銲接點可靠度,可節省執行實際熱循環測試時的成本、時間與人力。SST-AP/Taiwan

參考資料
若需要完整的參考資料,請聯絡作者。

作者
TONG YAN TEE 為STMicroelectronics公司CAE team的主管,聯絡方式:STMicroelectronics, 629 Lorong 4/6 Toa Payoh, Singapore 319521;連絡電話:(65)63507703;電子郵件信箱:tong-yan.tee@st.com。
 
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