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Kevin M. Monahan, KLA-Tencor Corp., Milpitas, CA
大多數的半導體製造商期望193奈米浸潤式微影仍能成為32奈米技術節點主要的微影技術。然而，傳統的浸潤式微影不太可能帶領業界進到32奈米半節距。許多的雙圖樣微影技術(double patterning lithography，DPL)技術已被提出，用以突破這侷限。這篇文章討論的是對雙圖樣微影控制具潛力的過渡性解決方案。
綜觀全球，半導體界正同時並行發展至少三種先進的微影策略：高NA值的浸潤式微影、雙圖樣微影技術以及EUV微影。最先進的浸潤式微影機台原是為45奈米半節距圖樣而設計，受限於所使用的浸潤液體(水)的折射率，其NA值最大為1.3到1.35。具較高折射率的浸潤液體業已在發展中，但是所需的高折射率鏡頭的發展緩慢。EUV的發展問題重重，包括光源功率、鏡頭壽命、光阻選擇比以及光罩缺陷等等，因此很有可能延後。因此，對於產品集積度要求較高的先進半導體製造商(例如快閃記憶體)可能會發展雙圖樣微影(DPL)技術，作為縮減有效節距的主要方式。
雙圖樣微影通常包含第一次的曝光，及緊接著的硬遮罩蝕刻；第二次不同光罩的曝光及緊接著的另一次硬遮罩蝕刻。至此，最終圖樣結合了關鍵尺寸(CD)及疊對(overlay)誤差：
CD誤差(CD error，CDE)是第一次與第二次圖樣的定位誤差總和，包含了層與層間的錯置(意即疊對誤差(overlay error，OLE))。在密集圖樣區，OLE會造成交錯發生的線寬太大或太小；這是對DPL第一個最大的反對意見。
第二個主要的反對理由是因為額外的微影及蝕刻所帶來的週期時間增加。因為週期時間(cycle time，Dt)增加所帶來的收益損失(revenue loss，DR)可由以下的修正過的Leachman公式來表示：
D代表良好的產出晶片，P代表某段期間(T)內的平均售價。如果P維持一定，收益損失為零；但是，像是快閃記憶體這種產品，價格可能在一年內滑落50%，因此對於週期時間的變化就非常敏感。所以需要盡量縮短週期時間，方法也許是移除硬遮罩步驟(圖一)。因為蝕刻步驟是必要的，加快掃描器(Scanner)產出速度是唯一解決週期時間問題的實際方法。130wph (125 shots per wafer @ 30mJ/cm2 per shot)已經接近浸潤式微影掃描器最大產出速度。
DPL的疊對控制
由於疊對與CD間的相互影響，DPL對疊對誤差的敏感程度提高了三倍。因此，疊對量測(overlay metrology)必須能正確地顯示出晶片(die)內的錯置(misregistration)以使得DPL的高階修正成為可能。為提高精確度，將使用小格柵結構嵌置於邏輯晶片的無用區域(dummy-fill structures)或者記憶體晶片的最佳化DFM區域作為疊對量測的目標(圖二)。因為目前取樣通常侷限於景域(lithographic filed)的邊角，新的取樣方式將更具代表性，且能減少模型殘差(model residuals)，改善疊對修正。因為晶片內疊對量測所帶來的良率改善，已經在目前世代的半導體製造中得到驗證，而且當產業進入到32奈米節點時，這些益處預期將會持續增加。
最先進的浸潤式微影機台擁有雙載台，允許同時進行乾式量測與濕式曝光。在同一晶圓上，曝光是採交替式掃瞄方向。這些操作分別會造成晶圓與晶圓間，及景域與景域間的疊對誤差(亦即雙平台會產生晶圓與晶圓間疊對誤差，而交替式掃瞄方向會產生景域與景域間的疊對誤差)。除此之外，浸潤式微影機台通常配備有空氣簾幕以控制液體範圍的液體供應系統。水在鏡頭底下的快速移動可能產生不均質的熱條件，造成無法預知的疊對誤差。儘管如此，對於單一機台來說(~26 x 33mm field)，最先進的45奈米微影技術的疊對規格要求是6奈米(圖三)。機台與機台間的變異使得規格要求降低到8-10奈米。然而，DPL需要的是接近3奈米的規格要求。因此，機台與載台的改良，及有效的控制方法都必須齊備才得以支持未來DPL的發展。
DPL的關鍵尺寸控制
藉由在二次微影後直接進行最終蝕刻的方式縮短週期時間後，DPL對光阻的形狀將更為敏感。部分的圖案是由硬遮罩定義，部分是由光阻定義。因此，為了與第一次微影步驟產生的結果相當，光阻形狀的控制變得非常重要。要提升對光阻形狀的控制，可以利用3D散射量測技術建立3D的焦距-曝光製程窗，藉此提供大量的多變異的晶圓狀態資訊供製程調整之用。舉例來說，最初針對格柵圖案中的條狀結構進行測量可以得到寬度、長度與側壁角度等與焦距及曝光劑量高度相關的資訊。之後，藉由疊對測量，這些過渡性的方法將可被實際晶片內輪廓與形狀量測所取代。
有些公司已經利用側壁隔離層(sidewall spacer)及蝕刻技術發展其他節距分割法(pitch splitting)並取得專利。最簡單的一種方式是在可利用選擇性蝕刻法移除的犧牲結構兩側行成側壁隔離層。而隔離層就成為蝕刻下一層基材的硬遮罩。如此，就可在原本只有一個結構的地方形成兩個結構。至於疊對問題，如果犧牲結構的CD誤差為零的話，這些結構本身即具自對準特性。如果CD誤差不為零的話，CD與OLE又會是個大問題；但是對許多設計而言，CD控制也許是件簡單的事。事實上，針對這些結構，散射測量術已經證實是一種有效的控制方法。如果有絕佳的CD控制，非微影的節距縮減方案也許是最具成本效益的，特別是針對記憶體產品。
結論
可實施的過渡解決方案，包括晶片內疊對量測及3D散射量測，都支持雙重圖樣微影技術在32奈米節點及未來的應用。這些解決方案可以為DFM及APC策略提供精確的製程參數。甚且，如果在良率改善及週期時間減少方面有所突破的話，標準的工廠生產模式就可以創造出驚人的經濟效益。除了週期時間的問題，到32奈米半節距時，CDE與OLE間的相互影響也是個關鍵問題。量測、分析以及控制能力都必須提升以因應未來需求。SST-AP/Taiwan
作者
Kevin M. Monahan是KLA-Tencor公司Parametric Solutions部門的技術副總。地址：MS-3-2040, One Technology Drive, Milpitas, CA 95035；電話：408/823-1549；電子郵件信箱：kevin.monahan@kla-tencor.com。
圖一：簡化的雙圖樣微影製程(a)零疊對誤差，困難在於光阻與硬遮罩蝕刻出的CD大小要相當；(b)非零疊對誤差，困難在於控制層與層間疊對誤差，以降低整體CD誤差。
圖二：傳統的box-in-box疊對方式對製程變異過於敏感。(a)格柵圖案可以降低誤差達兩倍之多；(b)微格柵圖案可進行晶片內疊對量測並提供DPL所需的局部準確度。(右下角的方框為模擬圖) |
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