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英特爾一般通常都利用每年一度的「研究日」來發表有前瞻性的科技商業應用，不過今年6月20日舉辦的活動還包含了展示英特爾的技術，是如何推動晶片製造商自有的電子製造技術。英特爾展示了計算微影－即利用計算方法的改良來幫助製造技術的創新並維持摩爾定律，在可見的未來將如何成為英特爾特有產權DFM製造導向策略的主力。
英特爾微影模型團隊經理Vivek Singh和資深研究員兼高階微影製造處長Yan Borodovsky所描述的應用中提到，使用麥斯威爾方程式以數學方式可將所需要的晶片圖形反向轉化來定義具有最佳投射該影像的光罩幾何。由於超越了光學臨近修正(OPC)和設計準則的範疇，英特爾的模型技術功能可以允許使用通常是落後一個世代的設備，來製造當代的晶片。這樣來說，不僅有較低成本的優勢並且允許使用現有設備來加速進展。以45奈米邏輯製程的關鍵層來說，根據Borodovsky所言，使用193奈米乾式微影取代浸潤式微影將可省下百分之27的成本。
然而計算微影確實需要一些資源。英特爾的計算微影和DFM團隊成員總共有40人，英特爾副總經理兼元件研究處長Mike Mayberry承認早期的全晶片模擬需要一百萬CPU小時，但是從那時候起EMF反轉就變得更有效率了。一旦設計有了交集，真正的幾何外形必須要製作在光罩上，然後再經過檢驗和修改。Borodovsky指出在單一公司擁有這些功能的好處－即這是整合設計製造公司(IDM)，而不是少晶圓廠公司或無晶圓廠－光晶製造商－晶圓代工聯盟關係的公司。
關於計算微影的精心絕作例子，Borodovsky也透露一個成功的範例就是2006年65奈米Cedarmail晶片的製造就是使用畫素化的相位光罩來印製第一金屬層。在畫素化的相位移光罩(PSM)中次解析度的坑洞被蝕刻進石英基座形成格點圖形，這個投射圖形影像即是反轉計算最佳化的。真實的光罩圖形(見圖b)僅有少許與設計圖形類似的(圖a)但結果如設計的光阻圖形(圖c)。
計算微影的良率與分割批次控制晶圓的良率相當是一個明顯的成就。至於其他的挑戰就是蝕刻所有的坑洞到一樣的相位移(不管尺寸大小)、檢驗最終成品的光罩和修復缺陷(根據Borodovsky，發現有8個)。既然光罩的結構比起最終影像來的如此複雜，一種獨特的表面影像檢驗系統就必須使用在全區光罩的檢驗上。結果最終圖形Kl = 0.29趨近Kl = 0.25單曝光極限，比其他邏輯晶片的報導結果更為接近。
但是英特爾並不認為65奈米或45奈米製程採用畫素化光罩技術是必要的，當然也並不期望32奈米也是有需要的，Borodovsky認為保留選項在22奈米，如果更多的主流技術(例如EUV和雙曝光)延誤的話。Borodovsky和Singh都斷言計算微影在可視的未來將是英特爾特有產權DFM策略的主力。
應用材料新光罩蝕刻機在45奈米的利基
由於積極性OPC法的使用在45奈米及以下的光罩製造上持續擴大。對於CD (關鍵尺寸)均勻度(CDU)和CD偏差的蝕刻技術的要求變得更加嚴格並且應用到更多的晶片上。應用材料最新一代的光罩蝕刻機─Centura Tetra III有關先進光罩的蝕刻技術就是要強調CD均勻度、蝕刻修正、線性以及蝕刻先進製程光罩上的多種材料類型(鉻、石英和矽化鉬)缺陷。
以光罩來說很少有光罩相同，但是任何光罩製造設備必須可靠地生產需要的幾何圖形，不管是甚麼圖形或是在基板的甚麼地方。對於今日的光罩來說，次解析度一般而言只有100奈米的寬度，任何明顯的側向光阻浸蝕或初始光阻和最後形成的鉻(或矽化鉬)尺寸之間的蝕刻修正都是不可接受的，就像因為電漿效應或微負載所造成的全面性CD不均勻度一樣。
在45奈米的負載效能─即針對任何特徵/尺寸且在光罩上的每個地方都得到相同的低CD偏差，這或許是光罩蝕刻機最有挑戰性的要求。因此，通過節距與負載因子近零的線性(CDU<3奈米，3標準差)是Tetra III的主要優勢，根據應用材料光罩蝕刻處的總經理Ibrahim M.的說法，針對所有的特徵和不同執行方式或總體負載和圖形佈置對稱性等，其CD控制的程度都是一致的(圖一)。他指出在小於3奈米CD線性情況下，這種新設備超越ITRS 2010年技術藍圖的要求達百分之50以上(圖二)，並且對於小於等於100奈米的特徵尺寸，這種微負載的性能已經達成了。
根據Ibrahim的說法，溝槽深度對交替式相位移光罩的石英蝕刻是很重要的。Tetra III結合了線圈調整的控制和多口氣體注入系統允許溝槽深度均勻性在任何時候都小於2度的相範圍，並且花費最少的開發成本。他指出相當於所需的相位移角度(一般是180度)的溝槽具有直角輪廓(大於87度)和平滑表面無石英粗糙度。鉻－矽化鉬層堆疊在相位移光罩上可以被一個整合過的製程所蝕刻，光阻保留原狀降低產生缺陷的風險和增加產能，同時維持一個小於2度的相位範圍和最輕度的基板微型溝槽化(圖三)。
基於應用材料的蝕刻Centura AP主架構，Tetra III在一個群集形成可提供4個反應室，即：鉻、矽化鉬、石英和一個備用反應室給研發工作使用。必要的時候同一製程內有三種不同終點偵測模式(光放射、干涉儀和穿透)可供使用，這台蝕刻機也可用在研發工作上來蝕刻 EUV光罩。
IITC 2007：空隙和晶片堆疊
空隙和3D立體堆疊是第十屆國際互連線技術會議的最大新聞(IITC)。除此之外，IBM展出了對於小於32奈米接觸栓的銠(Rh)電化學鍍膜(ECD)；富士通展示了奈米級聚合矽(NCS)，擁有低介電值k=2.25，大部份新工作包含把相同材料用聰明的新方法結合起來。
空隙技術發表在4個口述的報告、3個海報和無數的非正式的走道上討論。IBM院士兼後段技術策略經理Dan Edelstein 提供了邀請性演講主題是有關32奈米製程導線的諸多整合性挑戰，包括從低介電層氣體外逸的光阻毒化、低介電層損傷移除和改善薄膜介面的需要，他評論「我們需要持續增加創新就是為了要留在趨勢主流。」例如，因為起始的富碳鍍膜問題，不論是利用甚麼設備、CVD先驅物或電漿清洗，業界過去長期看到在SiCHN障礙層上，有低介電層SiCOH不良的黏著問題。如果設備增加一個轉向閥，允許RF電力打開之前先驅物流量達到穩定，這樣就可以消除富碳鍍膜並解決黏著問題。
因為這些微妙的整合性挑戰，IBM已經選擇增加空隙當作一個側環，不需要新材料、設備和基本製程。空隙對任何介電材料都能降低k值35%，Edelstein提到IBM已經展示這個結果在有隙SiOF和低k值SiCOH上，下一步會作在ULK多孔SiCOH上。IBM空隙製程含移除和重鍍同樣的介電材料，但是大部份空隙方式對邏輯晶圓而言，只依賴移除製程而已。
Crolles2Alliance(CEA-Leti、Freescale、NXP和ST)也展現一些整合的方法，用於將多孔性ULK介電層用到32奈米製程。不同的電漿可能封閉孔洞表面來提供障特性，有益於長期的可靠度：例如CH4增加C、NH3以N替代C製作出SiON成份、氦/氫氣電漿保持接近原來的化學成份特性。雖然對於60奈米線寬，銅的塊材電阻率只有~2.2微歐姆─公分，降低線寬就會增加電阻到~2.9。CMOS32使用50奈米銅線寬用於第一金屬層，需要一種自行對準且小於4奈米的障礙層給電子遷移使用，一個ALD(原子層級沈積)阻障層和薄銅種層來填充，上蓋層可以是CuSiN或CoWP。
NEC研究實驗室發表銅的直接ECD，它不需要銅種層，可以提供較大晶粒尺寸和更高的銅(111)取向。鑲嵌式結構首先由氮化鈦封存起來，然後再鍍上鉭/銅或釕(Ru)層。釕層下面氮化鈦阻障層一定有必要存在，用來隔絕銅擴散進入介電層。釕的PVD鍍膜使用直流磁控濺射，在室溫下使用Ar氣體產生高取向性的釕(002)層。因為釕(002)層是六方密堆積，它跟面心立方的銅(111)配合的很好，因此雙鑲嵌式結構中40%到50%的銅可以直接長在釕層上。有鑑於此往後金屬的規格可能不只是尺寸大小和電阻，也包含晶粒方向和尺寸分佈等。
Ibaraki大學和日立公司共同發表研究報告，展示較高的化學品純度可帶來較低的銅線電阻率。其他製程參數保持固定情況下，增加銅陽極純度從4N到9N，搭配含水硫酸銅純度從3N到6N，可以降低50奈米線寬的電阻21%。這個高純度的製程增加平均晶粒大小從70到74奈米，並且明顯降低最後退火過的銅線的氧含量，從3-4重量百分比到小於1重量百分比。
根據熱力學第一定律，銅/錳合金可以經由退火製程造成錳自我分離到介電層/銅阻礙層。本製程一項基本的優點就是引洞底部沒有障礙層形成，這樣就可以將電阻極小化。東芝的研發團隊測試了有244個引洞鍊結構的自行對準錳阻障層，結果發現比起使用標準鉭障阻層的銅引洞，它的電阻只有後者的三分之一。SST-AP/Taiwan
圖一：不同總體負載下的CDU表現。(來源：應用材料)
圖二：鉻CD的線性表現。(來源：應用材料) |
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